Orcad使用教程7

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  第八章 数/模混合模拟
上一章介绍了对数字电路进行逻辑模拟的基本概念以及模拟步骤和结果分析方法。本章在此基础上进一步讨论数/模电路的混合模拟和最坏情况逻辑模拟。虽然这两种模拟技术涉及到新的概念和特殊的处理方法，但这些处理和模拟过程是由系统自动完成的。用户在调用PSpice A/D进行这两种模拟时，只是新增几个分析参数的设置，基本步骤与第七章介绍的逻辑模拟相同。本章最后还简要介绍逻辑模拟过程中出错信息的显示和处理等问题。
8-1 数/模混合模拟
顾名思义，数/模混合电路中同时包括有数字逻辑单元(如：门电路、触发器等)和各种模拟元器件(如电阻、电容、晶体管等)。由于数字信号是以高低电平(1,0)为特征的数字量，模拟信号是连续变化的电信号，这是两类性质完全不同的电学量，这就给数/模混合电路的模拟分析带来新的问题。本节在介绍数/模混合电路特点和处理方法的基础上，介绍PSpice A/D进行数/模混合模拟的基本步骤，重点说明如何设置与数/模混合模拟有关的参数。
8-1-1 数/模接口等效电路
1. 接口型节点
如7-1-1节所述，不管数/模混合电路多么复杂，同时与逻辑器件和模拟元器件相连的节点，在对数/模混合电路进行模拟分析时，关键问题是如何处理这类接口型节点，实现数字信号和模拟信号之间的转换。
2. 接口等效电路
PSpice A/D处理接口型节点的基本方法是对数字逻辑单元库中的每一个基本逻辑单元都同时配备AtoD和DtoA两类接口型等效子电路。其中AtoD子电路的作用是将模拟信号转化数字信号，DtoA子电路则用于将数字信号转化为模拟信号。如果一个逻辑单元输入端与接口型节点相连，进行数/模混合模拟时，系统将在该输入端自动插入一个AtoD子电路。将接口型节点处的模拟信号转化为 数字信号，送至逻辑单元的输入端。同样，如果逻辑单元的输出端与接口型节点相连，则系统将在该输出端自动插入一个DtoA子电路，将该输出端的数字信号转化为模拟信号送至接口型节点。这样通过在接口型节点处自动插入一个或多个接口型等效子电路，即将数字和模拟两类元器件隔开，同时又实现了数字和模拟两类信号之间的转换。图8-1是一个实例。图8-1(a)是数/模混合电路中的一部分，其中节点1和节点2为接口型节点。进行数/模混合模拟时，系统自动在U1和U2的输入端各插入一个AtoD子电路，在U1输出端插入一个DtoA子电路，如图8-1(b)所示。












图8-1 数/模混合电路中的等效接口型子电路
3. 接口等效子电路模型
接口等效电路的功能和特性参数是由接口子电路模型描述的。此处不准备具体说明接口子电路的工作原理，主要解释与正确选用接口子电路模型有关的一个问题。即模型级别问题。目前OrCAD模型库中，对TTL、CMOS4000、高速CMOS(HC/HCT系列)、ECL10K以及ECL100K系列中的逻辑单元均配备有相应的接口子电路模型。为了适应不同的分析要求，根据模型精度的不同，每一个AtoD子电路模型均分为4个级别，分别记为：AtoD1,…,AtoD4和DtoA1,…,DtoA4。目前OrCAD模型库中这4个级别模型之间的主要区别有下面2点。
(1) AtoD1模型能根据输入端模拟电压的大小，产生0、1以及R、F和X几种不同的逻辑状态输出。而AtoD2则是比较简单的模型，不产生R、F和X逻辑状态输出。目前，，AtuD3和AtoD4模型分别与AtoD1和AtoD2相同。显然，在将模拟信号转化为不同的逻辑状态时，AtoD1模型要比AtoD2精细。但是，如果输入至接口子电路的模拟信号上升或下降的速率很慢，或者该模拟信号总在0、1逻辑电平转换区对应的电压范围内变化，可以采用AtoD2模型。
(2) 除HC/HCT系列逻辑器件，目前4个级别的DtoA模型均相同。对HC/HCL系列，级别1和2DtoA接口子电路模型相同，为简单模型。针对5伏电压源和250C温度条件，产生模拟信号输出。级别3和4DtoA模型相同，为精细模型。适用于电源电压在2-6V范围，工作温度也不要求为250C。当然，在采用精细模型时，模拟分析需要较长的时间。因此，只有在供电电压不是5V时才选用精细模型。
4. 接口子电路模型级别的选定
在数/模混合模拟中选用那一级别的接口子电路模型，涉及到两个需要由用户设置的参数。
(1) 整个电路范围内接口子电路模型级别的选定：在图7-18所示逻辑模拟任选项参数设置框中，“Default I/O leve for A/D”参数的设置决定了整个数/模混合电路所有AtoD和DtoA接口子电路采用那一个级别的模型。将该参数设置为1、2、3或4，表示采用相应级别的接口子电路模型。该参数的系统内定设置为1。
(2) 单个逻辑器件接口子电路模型级别的选定：在电路中每个逻辑单元的接口子电路模型采用那一级别模型也可由用户设置。用鼠标左键连击电路中逻辑单元图形符号，在屏幕上出现的逻辑单元参数设置框中有一项参数名为IO_LEVEL。该项参数的系统内定默认值为0，表示按上述图7-18中“Default I/O level for A/D”的设置选用接口子电路模型。若用户不希望采用图7-18中的设置，只要将IO_LEVEL项设置为1、2、3或4，则该逻辑单元将按这一设置采用相应级别的接口子电路模型。
5. 新增数字型节点
如前所述，数/模混合模拟时，在接口型节点处自动插入AtoD或DtoA接口子电路。每插入一个接口子电路，，就会新增一个节点。相应节点的编号名称按下述规则确定。
(1) 接口子电路的模拟端将保持原来电路中接口型节点的编号名称。
(2) 在原有节点编号名称后面加$AtoD或$DtoA(取决于接口子电路的类型)，作为接口型子电路数字端新增数字型节点的编号名称。
(3) 如果与接口型节点相连的不止一个数字逻辑单元，则对应于第一个逻辑单元的新增数字型节点编号名称仍按上述(2)的规定。从第二个逻辑单元开始，在$AtoD或$DtoA后面再依次加序号2，3，…。
(4) 图8-1(b)中新增的3个数字型节点编号为2$DtoA、以及1$AtoD和1$AtoD2。就是分别按上述规则(2)和(3)确定的。
在Probe窗口中指定显示那些节点信号波形时，可能需要引用这些新增节点编号名称。
6. 接口等效子电路电源电压
为了保证接口等效子电路的正常工作，在系统自动插入的接口子电路中同时提供有电源电压。不同系列数字单元中接口等效子电路中采用的电源符号名称、节点编号名称及相应电压值如表8-1所示。如果数/模混合电路中采用的电源电压与表中的不同，则需要修改电源电压参数设置。
表8-1 不同类型接口子电路中的电源电压
逻辑单元系列    接口子电路电源符号名    电源/地节点号名称及电压值
TTL    DIGIFPWR    $G_DPWR(5.0)
       $G_DGND(0V)
CD4000    CD4000_PWR    $G_CD4000_VDD(5V)
       $G_CD4000_VSS(0V)
ECL 10K    ECL_10K_PWR    $G_ ECL_10K_VEE(-5.2V)
       $G_ ECL_10K_VCC1(0V)
       $G_ECL_10K_VCC2(0V)
ECL 100K    ECL_100K_PWR    $G_ ECL_100K_VEE(-4.5V)
       $G_ ECL_100K_VCC1(0V)
       $G_ECL_100K_VCC2(0V)

8-1-2 数/模混合模拟步骤
如上所述，PSpice进行数/模混合模拟的基本方法是在接口型节点处插入接口型等效电路，将数/模混合电路分成若干个部分。每一部分只包括数字或模拟元器件。由于接口等效子电路是由系统自动插入的，用户只需考虑是否要修改接口等效子电路的模型级别以及子电路中电源电压的内定值。另外在显示模拟结果波形时，要处理数字和模拟两类信号，并要考虑新增的数字型节点。除此以外，数/模混合模拟与上一章7-1-2节介绍的逻辑模拟步骤基本相同。下面结合一个振荡器电路实例，介绍数/模混合模拟的具体步骤。
1. 绘制电路原理图
用OrCAD/Capture绘制的振荡器电路原理图如图8-2所示。

图8-2 振荡器电路原理图

数/模混合电路中，逻辑单元符号的绘制，包括激励信号源的信号波形设置与第七章介绍的逻辑电路绘制方法相同。图8-2中，为了保证J-K触发器正常工作，将RESET激励信号源设置为：
0s      1
100ns   0
此外，各逻辑单元的接口等效子电路模型级别均采用内定值，因此无需修改元器件的参数设置。
2. 设置模拟参数和启动模拟过程
数/模混合模拟与逻辑模拟一样，实际上是瞬态分析。因此，其模拟参数设置和模拟过程的启动方法与7-7节介绍的逻辑模拟的情况相同。
对图8-2所示振荡器电路，模拟时间取为Run to 10us。
3. 数/模混合模拟结果分析
与模拟电路分析结果波形显示和分析(见第五、六章)以及逻辑模拟结果波形分析(见7-8节)相比，数/模混合模拟结果分析有两个特点：
(1) 两类信号波形的显示：数/模混合模拟结果包括数字和模拟两类信号，在显示时Probe窗口将自动分成两个子窗口，分别用于显示数字信号和模拟信号。两个子窗口共用同一个时间坐标轴，以同时比较这两类信号波形随时间的变化情况。
(2) 新增逻辑节点编号名的采用：如8-1-1节所述，系统在自动插入接口等效子电路后，将同时新增一个数字型节点。新增的节点编号名将同时出现在如图7-21所示Add Trace设置框的输出变量列表中，供用户选用。
除上述两点外，数/模混合模拟结果波形的显示和分析方法，包括Probe的调用、有关参数设置、显示波形的处理、坐标设置、窗口控制、结果输出和打印等关于Probe窗口的基本操作，与第五章以及7-8节介绍的方法相同。

图8-3 振荡器电路数/模混合模拟结果

图8-2振荡器电路数/模混合模拟结束后，显示的部分结果波形如图8-3所示。上面一个子窗口中显示的是数字信号，下面子窗口中显示的是模拟信号。两个子窗口共用同一个时间轴。
8-2 最坏情况逻辑模拟
前面介绍的数字电路逻辑模拟和数/模电路混合模拟有一个共同特点，即在模拟分析时，电路中各个元器件参数均取一个确定参数值，一般为标称值。但是在实际情况下，每个元器件参数都有一定的容差，即使对同一种型号的元器件，其特性参数(例如延迟时间)不会完全相同，而是有一定差异。因此带来的问题是：按照同一个电路设计组装的若干个电路，由于每个电路中各个元器件的容差组合情况各不相同(尽管都在规范范围内)，这些电路是否都能正常工作？最坏情况逻辑模拟的目的就是要为这一问题作出回答。如果一个电路设计既能通过逻辑模拟，又能通过最坏情况逻辑模拟，说明该电路设计对电路中不同元器件的各种容差组合具有很宽的容限，组装出的电路成品率将很高。
本节介绍最坏情况逻辑模拟的概念和处理方法，并结合一个实例，介绍最坏情况逻辑模拟的基本步骤。
8-2-1 逻辑电平变化模糊时间范围及其影响
如上所述，进行最坏情况逻辑模拟时要考虑延迟时间的分散性。下面首先介绍与延迟时间分散性有关的几个问题。
1. 逻辑电平变化的模糊时间范围(Ambiguity Region)
(1) 延迟时间参数：众所周知，描述不同逻辑单元的时间特性参数各不相同。但是在逻辑单元特性库中，对每个逻辑器件的每个延迟时间，都用最小值(MN)和最大值(MX)给出每一个延迟时间参数的范围，同时也给出典型值(TY)。
例如，某一种简单缓存器的上升延迟最小值、典型值和最大值分别为：
TPLHMN=15ns,  TPLHTY=25ns,  TPLHMX=40ns
其下降延迟的3个值分别为：
TPHLMN=12ns,  TPHLTY=20ns,  TPHLMX=35ns
可见其上升延迟时间的范围为25ns，下降延迟时间的范围为23ns。
(2) 模糊时间范围：由于任一种逻辑单元的延迟时间规范都有一个范围，这样，如果输入端逻辑状态在某一时刻发生突变，对属于同一种类型的不同逻辑单元器件，其输出端逻辑状态发生变化的时间不可能相同，其分散的最大可能范围就等于该产品的延迟时间最大值与最小值之差。或者说，用户不可能通过随机选用的方式得到一个具有特定上升和下降时间的器件，只能保证该器件的上升和下降时间一定在某一范围内。基于这一考虑，将输出端信号可能发生变化的最早和最迟时间范围称为模糊时间范围。他等于器件规范上该延迟时间的最大值和最小值之差。
例如，对前面提到的简单缓存器，如果在t=5ns时，其输入端信号从0突变至1，则输出信号发生变化的最早时间为t=20ns(等于5ns加TPLHMN)，最迟在t=45ns(等于5ns加TPLHMX)时也会发生变化。其模糊时间范围为25ns，等于该器件的TPLHMX与TPLHMN之差。模糊时间的表示方式如图8-4所示。如果输入端信号在某一时刻从1突变至0，输出信号发生突变的时间也存在一个模糊时间范围，等于TPHLMX与TPHLMN之差。



图8-4 模糊时间
(3) 模糊时间的累积
随着信号在电路中的传送，不同逻辑器件对模糊时间的贡献将会累积。例如，若在图8-4缓存器输出端再接一个同型号缓存器，则第二个缓存器输出的变化将在t=35ns到t=85ns之间发生，即模糊时间范围为50ns，等于每个缓存器最大延迟和最小延迟之差的累加。


图8-5 模糊时间的累积
2. 模糊时间范围对数字电路工作的影响
对一个从原理上讲能正常工作的数字电路，由于存在模糊时间范围问题，按该线路组装的实际电路就不一定都能正常工作。下面结合最简单的组合电路(门电路)和最简单的时序电路(D触发器)实例，说明可能出现的问题。
(1) 例1：输出结果的R－0和F－1状态。
对于图8-7(a)所示与门情况，输出端为0－1－0脉冲。如果两个输入端的信号电平变化均有一定模糊时间范围，而且有一段时间交迭。如图8-6(b)所示。显然，如果A输入端上升沿先出现，则输出端为0－1－0脉冲。如果B端下降沿先出现，则输出端一直维持0电平。基于这种不确定情况，将输出信号记为0－R－0，如图8-6(b)所示。0－R－0表示输出可能为0－1－0或全为0。在前一种输出情况下，高电平1的脉宽不会大于图中R状态的时间范围。对于与非门电路其输出将可能出现1－F－1状态。



图8-6 模糊时间范围的影响(例1)
上述0－R－0或1－F－1状态可能使触发器等器件发生错误动作，引起电路工作不正常。但是，在某些情况下，经过触发器以后，这种0－R－0或1－F－1现象会得到纠正。图8-7为一具体实例。只要时钟信号从0到1的突跳比0－R－0中R状态滞后一定的时间，触发器的输出将保持低电平不变，不会发生异常情况。



图8-7 模糊时间范围影响的消失(例1)
(2) 例2：输出结果的不确定X状态。
D触发器的作用是在输入时钟CP的上升沿发生“触发”，使输出端等于CP上升沿达到前瞬间D输入端的信号电平。对图8-8(a)所示情况，在时钟信号从0变至1的前后一段时间，对应于D输入端信号电平变化的模糊时间范围，结果输出端信号将为不确定X。
对图8-8(b)情况，尽管时钟CP信号从0到1有个模糊时间范围，但由于D输入端的信号变化发生在这之前，触发器输出端还是能反映出D输入端信号的变化，只是输出信号的变化有一个模糊时间范围。其范围大小与时钟信号的模糊范围以及触发器的最大/最小延迟均有关。



图8-8 模糊时间范围的影响(例2)
(3) 例3：模糊时间的累积使脉宽变窄甚至出现异常。
图8-9是有关脉冲通过两级缓存器的情况。设该缓存器上升和下降延迟时，最小值和最大值均分别为TMN=1ns和TMX=7ns。输入信号脉宽为10ns，经第一级缓存器后上升和下降时间的模糊范围均增大了TMX－TMN=6ns，从而输出高电平脉宽减小为4ns。经过第二级缓存器后，上升时间的模糊范围已增大到与下降边模糊时间范围重叠。在输入信号上升边作用，第二级输出端上升的模糊时间范围从t=3ns到16ns，但在输入信号下降边作用下，第二级输出端在t=14ns时即可能开始下降，这是一种异常情况。



图8-9 脉宽变窄甚至出现异常(例3)
(4) 例4：模糊时间影响程度的正确分析。
前面通过单条通路上模糊时间范围的累积和几个输入端信号模糊时间的相互关系比较，分析了由于存在模糊时间范围使电路不一定都能正常工作的实例。但是在采用这一方法时，还应该具体问题具体分析。图8-11是一个具体实例。
不同通路上模糊时间的累积情况如图中所示。由图可见，在触发器的两个输入端，信号模糊时间有一定的交迭，将会引起输出端出现不确定状态X。但进一步细致分析可知，这一情况不会发生。在图8-11中U2和U3输出端模糊时间范围是由U1引起的模糊时间范围再分别加U2和U3的(TPMX-TPMN)得到的。但在实际情况下，由于U2和U3的输入均来自U1的输出，因此在比较U2和U3两个器件输出端的模糊实际范围时，应扣除掉由U1引起的15ns模糊时间范围。若记U1的实际延迟为(TP)1，则U2和U3的模糊实际范围如图8-12所示。由图8-12可见，在触发器时钟(即U3输出)上升边模糊时间范围的开始时刻，D输入端(即U2输出)已稳定为高电平，因此触发器的输出端变为高电平，不会出现不确定状态。



图8-10 模糊时间影响的正确分析(例4)



图8-11 实际模糊时间范围比较(例4)
8-2-2 什么是最坏情况逻辑模拟
1. 最坏情况逻辑模拟
前面引入了模糊时间的概念并分析了对电路工作的影响。最坏情况逻辑模拟就是在同时考虑电路中每个元器件的延迟时间参数范围的情况下，分析每一条信号通路上模糊时间的累积和变化情况，并比较分析每一个器件几个输入端信号模糊时间的相应关系，确定电路工作是否出现异常。
2. 最坏情况逻辑模拟的特点
由上分析可见，数字电路的最坏情况分析与第四章介绍的模拟电路最坏情况分析并不相同，具有下述几个特点。
(1) 在模拟电路的最坏情况分析中，通过对每一个元器件作一次灵敏度分析，确定在最坏情况分析中，该元器件应取其参数范围的最小值还是最大值，然后在每一个元器件值分别取其某一个极限值的情况下，进行最坏情况分析。而进行最坏情况逻辑模拟时，是在同时考虑各个数字单元延迟参数最小值和最大值的基础上，计算其对模糊时间范围的影响，进而分析电路功能、特性是否出现异常。
(2) 在数字电路最坏情况分析中，电路功能和特性是否出现异常与分析时在输入端施加的激励信号波形有非常密切的问题。因此，数字电路最坏情况分析能否起到应起的作用，一个关键问题是能否设置合适的输入激励信号波形。
(3) 由于数字电路和模拟电路的最坏情况分析思路和算法均互不相同，因此对数/模混合电路目前还不能进行综合的最坏情况分析。PSpice中采取的处理方法是，只对电路中的“数字”电路部分进行本节介绍的最坏逻辑模拟，“模拟”电路部分只进行标称值分析，不考虑模拟元器件的参数容差问题。
(4) 如果数字电路最坏情况分析结果表明，电路功能、特性出现异常，只说明该电路设计对电路中各个元器件不同容差组合的容限较小，或者说，在电路中某些数字单元分别取其延迟时间的最小值和最大值组合时，电路将不能正常工作，在实际生产中成品率将较低，但成品率并不会为0。
8-2-3 最坏情况逻辑模拟的步骤
前面以较大篇幅介绍了数字电路最坏情况分析的概念和特点。在实际调用PSpice进行最坏情况逻辑模拟时，从用户角度考虑，步骤比较简单。但是如前所述，要使分析达到真正的最坏情况逻辑模拟的作用，如何设置合适的输入激励信号波形，以及在最坏情况逻辑模拟结果指出电路功能和特性出现异常时，如何分析原因、改进电路设计，就对用户提出了较高的要求。
进行最坏情况逻辑模拟的基本步骤与7-1-2节介绍的逻辑模拟基本步骤相同。下面结合半加器电路的最坏情况逻辑模拟实例，具体介绍模拟过程包括的3个阶段。
1. 逻辑电路原理图生成
与7-1-2节介绍的情况相同，最坏情况逻辑模拟第一步工作是按第二章介绍的方法调用OrCAD/Capture，新建设计项目Hadd，并绘制如图7-29所示的半加器电路原理图(具体操作方法见7-8-1节)。
2. 启动逻辑模拟
启动最坏情况逻辑模拟的过程与7-7节介绍的“逻辑模拟的启动和参数设置”基本相同，唯一要注意的是一定要在图7-27所示任选项参数设置框中，在“Timiny Mode”一栏选中“Worst-case(min/max)”。
3. 最坏情况逻辑模拟结果显示和分析
按上步骤对图7-29所示半加器电路进行最坏情况逻辑模拟后，模拟中发现有4处异常情况，屏幕上将显示如图8-12所示提示信息。
在图8-12中按“是(Y)”按钮，屏幕上即出现图8-13所示出错信息一览表。8-3节将介绍常见的出错信息含义以及如何选择观察每一条出错信息的具体内容。

图8-13 出错信息一览表





图8-12 模拟中出错信息提示