设计技术3

彭海军

  Clock频率信号
1、将clock及振荡器放在一分开的频率产生区域。用一个区域化的地平面及金属屏蔽(doghouse)围着振荡器及相关的高速、高电流driver。将clock产生电路放置于靠近接地铜柱之处。
2、总是将clock电路(振荡器、晶体、driver)直接放置在印刷线路板上, 不要放在socket上。
3、当使用区域性之地平面时, 注意以下几点:
  ● 将clock电路及区域性之地平面放置在金属接地点旁边，连接此地平面至机壳之地。
●    使用很多贯穿孔将此一区域性之地平面连接至电路板之ground平面。
●    不要在此一区域性之地平面上加防焊涂料(防焊涂料会改变介电系数)。
●    将支持电路、driver、buffer及电阻皆放在此一区域性之地平面之中。
4、对所有的clock trace要作阻抗控制。计算misrostrip及stripline之trace阻抗。
5、注意信号trace之传输延迟。
6、计算所有组件之电容负载，使用串联电阻或尾端termination.
7、切换速度越高(信号之edge rate)，越要注意从clock driver端之串联终端电阻必须等于trace之特性阻抗Z0 。当driver之特性阻抗，ZS，加上串联之终端电阻，等于trace之阻抗时，为阻抗最匹配之状况。
8、对clock组件之decouple电容，采用共振频率高于所需要压制之clock谐波频率之电容。可以用一个或两个电容并联。
9、印刷线路板一般说来共振频率在200到400mMHz之间。利用内含于power平面之去耦合电容效应以获致最大成效。
10、尽量减少在clock trace上之贯穿孔。贯穿孔使trace之阻抗增加(约1-3nH每个孔)。贯穿孔会改变trace阻抗，引起功能不正常或EMI幅射。
11、Trace越宽，电路之阻抗越低。
12、不要将clock放在靠近I/O区域。若trace在I/O附近2时内，则要尽可能使用最低速之逻辑组件。若trace在I/O附近3时内，则尽可能使用中速之组件。若有作分割(panition)处理，则不受此限制。
13、保持trace之阻抗平衡且长度短，以减低反射现象。
14、将trace视为传输线设计以减低或防止反射、莲波(ringing)，及产生common-mode RF电流。
15、测量所有clock trace及高速周期信号之实际布线长度。确定此长度是否大于算之最大詊可长度。若是，则要加以适当之termination。
16、如trace必须要较长，依据传输线理论来布线。
17、将所有clock trace以特性阻抗来terminate。
18、将clock trace只布线在单一层上。此一布线层必须要永远相邻于一完整2005/1/28平面。若可能，将clock以stripline方式布线。在板子底部之trace仍为microstrip之方式。
19、不要将clock或高频信号在不同层间跳跃。如此将破坏在trace与映射层间之耦合。此种破坏会使得RF回返电流无法完整连续的完成其由source至load之路经。如果clock势必要在层间跳跃，在每一个跳跃点边放一个地的贯穿孔以保持映像平面之完整性。
20、Microstrip允许高速讯号传输，但同时也会让较多之RF电流幅射出去。
21、Stripline得到较佳之RF电流压制，但由于在trace与围绕之平面间之电容负载之故，同时会降低信号之edge rate(在pico-second之范围)。
22、若是单层或双层板(无ground平面)，放置一条护卫 (guard) trace围绕在每一clock旁边。使用其间距越小越好 (依据3-W 法则), 这样可减少串音及提供RF电流之回返路经。
23、对高边缘速率信号，使用两条trace并联，依dual stripline方式布线，因提供额外的地回返路经给common-mode电流，达到更佳的RF压制效果。
24、当使用护卫及并联trace时，在整条trace上以不规律之间隔连接至地平面。规律的接地会造成调谐电路，使在某一谐波或波长产生共振。
25、同时使用护卫trace及并联trace，可造成一类似同轴电缆之传输线特性。
26、不要在同一护卫trace间放两条不同之信号trace，可能产生串音。如果信号是成对的(paired，differential)，方可放在同一护卫trace之间。
27、护卫trace可以降低或消除串音现象。
28、另一个防止串之方法为将并行信号以2mils/inch之间距来布线。(若并行一时则间距2mils，并行2时则间距4mils)。
29、将所有clock线以幅射状布线。不要串成一圈。对每一个幅射trace给予一个串联终端电阻。若可能的话，每一个driver推动一个组件(fan-out为1)。
30、计算串联电阻，使大于或等于driver组件之输出阻抗，小于或等于trace阻抗。
31、Clock线路不要用叉状分枝或T型分枝，除非很短。
32、根据电路/trace之阻抗及纲路之共振频率，对每一trace计算其去耦合电容之值。确定信号之edge rate不至于降低到不动作之程度。
33、对于5MHz以上之频率或clock斜率快于5ns的信号，使用振荡器而不要用分立之组件或晶体来产生之。
34、对振荡器之外壳要预留附加之接地方式。
35、以3-W法则来布线可消除串音。此法则叙述到『trace间之距离，由中线至中线，必须3倍于信号trace之宽度。对dual stripline而言，一trace须为其相对trace之3倍宽度』。

evanwei

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