EMI_PCB-part

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  PCB是EMI的根源，要获得好的EMI，首先要有好的PCB EMI设计。在我们layout的时候，必须强调一下几个方面：
1.    Trace走最小面积回路
2.    IC的电源接0.1u/0.01u的去耦电容
3.    电源引脚都使用两个电容并联去耦，提高其自谐振频率
4.    电源线/地线走线长度尽量短
5.    时钟/差分/复位/模拟线使用3W法则
6.    电源平面相对地平面内缩12mm~3mm
7.    Trace到相邻参考平面边缘距离大于2mm~1mm
8.    每个连接器上的信号都加电容滤波,滤波器所接的地独立,仅用一个"桥"与内部地相连
9.    有待增加……
EMI的发射方式无非两种：共模发射、差模发射。如下图：

                               
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1，    使trace走最小面积的回流路径。
如何才能做到回流路径面积最小呢？
•    优先考虑地平面不分割
•    信号线不可穿越参考平面的分割线
•    时钟走线, 不打via,伴地处理.若一定要打via, 须在此via周围伴地线上打4个接地via
•    FFC中的电源应于一根地线相邻
•    去耦电容两端的走线长度尽量缩短

与信号层相邻的地平面或电源平面称为参考平面或映像平面。这个平面十分重要，担负电流回流的作用，如果处理不好会导致回流面积变大，EMI变严重。

电流回流走什么路径？
由于信号线与其正下方的参考平面之间距离很近（大约0.1mm），所以它们间形成的互感很大，这样就使信号线正下方的区域阻抗相对小，构成了电流的低阻抗回路。电流回流路

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径并不一定是最短的路径。

   因为以上回流特性的关系，为了回流更顺，建议地平面不分割；如果不得不分割，信号线一定不能穿越地层的分割线。一旦穿越分割线，回流电流只能绕行，这样回流面积就会增大。如下图：


   时钟线通常都是我们EMI的罪魁祸首，我们必须很好的处理。为了使其有很好的回流路径，不能打via。在不得不打via的情况下，我们需要对这个via做特殊的处理。
   对于4层板，需要在via附近放置1~2个电容，这个电容的两端分别连接两个参考平面（电源层和地层）。如下图所示：

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对于6层（或更多）板，两段时钟线的参考面可能都是地平面，这样我们只需在这个via周围的地平面打4个via连通两层参考地平面即可。如图：

如果以电源平面作为参考面，其回流电流是怎么样的呢？如下图所示。信号从driver IC出发，经过信号层上的trace到达receiver IC，再由receiver IC的接地pin到达地平面，然后通过地和电源间的电容到达电源平面，再经过trace下方电源平面“低阻抗”路径到达driver IC端，通过driver IC的电容回到其接地pin。
  这个例子，再次强调了“信号线不可穿越其参考平面的分割线”的观念。


2，IC的电源接0.1u/0.01u的去耦电容
   在使用去耦电容的时候同样也需要注意noise的回流路径，我们要缩小其包围面积。
   左图，由于去耦电容放置的不恰当，使得从IC电源出来的noise经过去耦电容回到IC接地所形成的回路面积很大，很可能会导致EMI发射。
   我们可以参考右图的放置方式。把去耦电容放置在IC的下方，这样所形成的回路最小，有效的抑制了差模发射。
    3，电源引脚都使用两个电容并联去耦，提高其自谐振频率
   去耦电容通常选择0.1uF~0.01uF。容值较大的电容其自谐振的频率较低，不能很好地提供一个低阻抗回路，这时我们需要把一个小电容与其并联使用。
   电容为什么会谐振？
   由于电容引线有电感效应，随着通过电容的电流频率的增加，wL增大，1/wC减小，当到达一定频率时，wL=1/wC，此时电抗等于零，发生谐振.这是不同容值的电容的频率特性的比较。可以看出10nF的的电容在30MHz的地方就已经自谐振了，而100pF的谐振点为300MHz。
       把一个10nF的电容和一个100pF的电容并联。随着频率的增加C1首先发生自谐振，此时阻抗最小（等效只有R1）；频率再增加，当L1和C2发生并联谐振，此时阻抗值最高； 再增加频率，C2发生自谐振；之后，这个并联电路只呈现电感特性。
      4，电源线/地线走线长度尽量短
Trace在频率升高后，会有电感成分产生。模型如下：

如果电源和地的走线太长，会导致“公共地/电源阻抗”的问题。
      由于电源/地的走线上存在阻抗，当IC-1有noise发出，在a点会产生电压波动，这个波动会影响到与IC-1挂在一起的IC-2的电源和地。这样IC-1上的EMI通过“传导”的方式传到了IC-2上。
    5，时钟/差分/复位/模拟线使用3W法则
容易受干扰的信号线（如：clock、RGB analog…）需要使用3W法则，防止串扰的发生。
3W法则.串扰量的大小跟两线间的互感/互容成正比，如果增大两根trace的距离，可以减小串扰。我们采用一种较经济的方式—3W法则。这样既可以获得较小的串扰，也可以不浪费PCB空间
    6   电源平面相对地平面内缩12mm~3mm
      7    Trace到相邻参考平面边缘距离大于2mm~1mm
由于磁通需要形成环路，RF电流存在于电源层的边缘，这种层间的耦合作用被称为“Fringing”（边缘磁通现象）。这时最好使用20H法则，以减小Fringing效应。Power plane和Ground plane之间的距离设为H，则Power plane边缘相对Ground plane边缘内缩20H。
   但事实上，我们常用的FR4 四层板，Power plane和Ground plane之间的距离大约为0.6mm，如果内缩20H，就是12mm，这对于layout来说是不可能的，所以只建议尽量内缩即可。

pwm

看下面的帖子（如何贴图）：
http://www.emcstudy.net/read-htm-tid-1492.html