ESD测试

zxrangel

  因ESD產生的原因及其對積體電路放電的方式不同，
ESD目前被分類為下列四類:
(1) 人體放電模式 (Human-Body Model, HBM)
(2) 機器放電模式 (Machine Model, MM)
(3) 元件充電模式 (Charged-Device Model, CDM)
(4) 電場感應模式 (Field-Induced Model, FIM)
2.1 人體放電模式 (Human-Body Model, HBM) :
　　人體放電模式(HBM)的ESD是指因人體在地上走動磨
擦或其他因素在人體上已累積了靜電，當此人去碰觸到IC
時，人體上的靜電便會經由IC的腳(pin)而進入IC內，再經
由IC放電到地去，如圖2.1-1(a)所示。此放電的過程會在短
到幾百毫微秒(ns)的時 間內產生數安培的瞬間放電電流，
此電流會把IC內的元件 給燒毀。 不同HBM靜電電壓相對產
生的瞬間放電電流與時間的關係 顯示於圖2.1-1(b)。對一般
商用IC的2-KV ESD放電電壓而言，其瞬間放電電流的尖峰
值大約是1.33 安培。

圖2.1-1(a) HBM的ESD發生情形

圖2.1-1(b) 在不同HBM靜電電壓下，其靜電放電之電流與時間的關係
　　有關於HBM的ESD已有工業測試的標準，為現今各國
用來 判斷IC之ESD可靠度的重要依據。圖2.1-2顯示此工業
標準 (MIL-STD-883C method 3015.7)的等效電路圖，其中人
體的 等效電容定為100pF，人體的等效放電電阻定為1.5K
Ω。另 外在國際電子工業標準(EIA/JEDEC STANDARD)中
，亦對 此人體放電模式訂定測試規範(EIA/JESD22-A114-A)
，詳細 情形請參閱該工業標準。

Test Standard : MIL-STD-883C Method 3015.7
CLASSIFICATION    Sensitivity
Class 1    0 to 1,999 Volts
Class 2    2,000 to 3,999 Volts
Class 3    4,000 to 15,999 Volts
圖2.1-2 人體放電模式(HBM)的工業標準測試等效電路及其耐壓能力等級分類
2.2 機器放電模式 (Machine Model, MM)
　　機器放電模式的ESD是指機器(例如機械手臂)本身累積
了靜電，當此機器去碰觸到IC時，該靜電便經由IC的pin放
電。此機器放電模式的工業測試標準為 EIAJ-IC-121 method
20，其等效電路圖如圖2.2-1所示。


Test Standard : EIAJ-IC-121 Method 20
CLASS    STRESS LEVELS
M0    0 to <50V
M1    50 to <100V
M2    100 to <200V
M3    200 to <400V
M4    400 to <800V
M5    >800V

圖2.2-1 機器放電模式(MM)的工業標準測試等效電路及其耐壓能力等級分類
　　因為大多數機器都是用金屬製造的，其機器放電模式
的等效電阻為0Ω，但其等效電容定為200pF。由於機器放
電模式的等效電阻為0，故其放電的過程更短，在幾毫微
秒到幾十毫微秒之內會有數安培的瞬間放電電流產生。有
關2-KV HBM與200-V MM的放電電流比較，顯示於圖2.2-2
中。
　　雖然HBM的電壓2 KV比MM的電壓200V來得大，但是
200-V MM的放電電流卻比2-KV HBM的放電電流來得大很
多，因此機器放電模式對IC的破壞力更大。在圖2.2-2中，
該200-V MM的放電電流波形有上下振動(Ring)的情形，是
因為測試機台導線的雜散等效電感與電容互相耦合而引起
的。

圖2.2-2 人體放電模式(2-KV) 與機器放電模式(200V) 放電電流的比較圖
另外在國際電子工業標準 (EIA/JEDEC STANDARD) 中，
亦對此機器放電模式訂定測試規範 (EIA/JESD22-A115-A)
2.3 元件充電模式 (Charged-Device Model, CDM)
　　此放電模式是指IC先因磨擦或其他因素而在IC內部累
積了靜電，但在靜電累積的過程中IC並未被損傷。此帶有
靜電的IC在處理過程中，當其pin去碰觸到接地面時，IC內
部的靜電便會經由pin自IC內部流出來，而造成了放電的現
象。
　　此種模式的放電時間更短，僅約幾毫微秒之內，而且
放電現象更難以真實的被模擬。因為IC內部累積的靜電會
因IC元件本身對地的等效電容而變，IC擺放的角度與位置
以及IC所用的包裝型式都會造成不同的等效電容。由於具
有多項變化因素難定，因此，有關此模式放電的工業測試
標準仍在協議中，但已有此類測試機台在銷售中。該元件
充電模式(CDM) ESD可能發生的原因及放電的情形顯示於
圖2.3-1(a)與圖2.3-1(b)中。該元件充電模式靜電放電的等效
電路圖顯示於圖2.3-2(a)中。IC在名種角度擺放下的等效電
容值顯示於圖2.3-2(b)中，此電容值會導致不同的靜電電量
累積於IC內部。

圖2.3-1(a) Charged-Device Mode靜電放電可能發生的情形。
IC自IC管中滑出後，帶電的IC腳接觸接到地面而形成放電現象。

圖2.3-1(b) Charged-Device Mode靜電放電可能發生的情形。
IC自IC管中滑出後，IC腳朝上，但經由接地的金屬工具 而放電。

圖2.3-2(a) Charged-Device Model靜電放電的等效電路圖

圖2.3-2(b) IC在各種角度下的等效雜散電容值
　　有關2-KV HBM, 200-V MM, 與1-KV CDM的放電電流
比較，顯示於圖2.3-3中。其中，該1-KV CDM的放電電流
在不到1ns的時間內，便已衝到約15安培的尖峰值，但其
放電的總時段約在10ns的時間內便結束。此種放電現象更
易造成積體電路的損傷。

圖2.3-3人體放電模式(2-KV)，機器放電模式(200V)， 與元件充電模式(1-KV)放電電流的比較圖。
2.4 電場感應模式(Field-Induced Model, FIM)
　　此FIM模式的靜電放電發生是因電場感應而起的。當
IC因輸送帶或其他因素而經過一電場時，其相對極性的電
荷可能會自一些IC腳而排放掉，等IC通過電場之後，IC本
身便累積了靜電荷，此靜電荷會以類似CDM的模式放電出
來。有關FIM的放電模式早在雙載子(bipolar)電晶體時代就
已被發現，現今已有工業測試標準。在國際電子工業標準
(EIA/JEDEC STANDARD) 中，亦已對此電場感應模式訂定
測試規範 (JESD22-C101)，詳細情形請參閱該工業標準。
3.1 靜電放電測試組合
3.1.1 I/O Pin的靜電放電測試
　　靜電的累積可能是正的或負的電荷，因此靜電放電測
試對同一IC腳而言是具有正與負兩種極性。對每一I/O (
Input or Output) Pin而言，HBM與MM靜電放電對IC的放電，
有下列四種ESD測試組合，其等效電路示意圖如圖3.1-1所
示。

圖3.1-1 I/O Pin 的靜電放電測試組合
1.    PS-mode:VSS腳接地，正的ESD電壓出現在該I/O
腳對VSS腳放電，此時VDD與其他腳皆浮接；
2.    NS-mode:VSS腳接地，負的ESD電壓出現在該I/O
腳對VSS腳放電，此時VDD與其他腳皆浮接；
3.    PD-mode:VDD腳接地，正的ESD電壓出現在該I/O
腳對VDD腳放電，此時VSS與其他腳皆浮接；
4.    ND-mode:VDD腳接地，負的ESD電壓出現在該I/O
腳對VDD腳放電，此時VDD與其他腳浮接。
3.1.2 Pin-to-Pin的靜電放電測試
　　但靜電放電可能出現在IC的任何兩隻腳之間，若該兩
隻腳之間無直接的相關電路，唯一共同使用的是VDD與
VSS電源線相連接。ESD發生在不相干的兩支IC腳之間時
，靜電放電電流會先經由某部份的電路跑到VDD或VSS電
源線上，再由VDD或VSS電源連接線跑到另一支IC腳，再
由那支IC腳流出IC之外。若每一IC的每兩腳之間都要做測
試，那麼一顆40 pin的IC便要有1560種排列組合的ESD測試
，這太浪費測試時間。因此，改良式的測試方法如圖3.1-2
所示，即所謂的Pin-to-Pin 測試。在該Pin-to-Pin 測試組合中
，亦由於靜電放電的正負極性而分成兩種測試模式 :

圖3.1-2 Pin-to-Pin 的靜電放電測試組合
1.    Positive-mode:正的ESD電壓出現在某一I/O 腳，
此時所有其他I/O 腳皆一起接地，但所有的VDD腳
與VSS腳皆浮接；
2.    Negative-mode:負的ESD電壓出現在某一I/O 腳，
此時所有其他I/O 腳皆一起接地，但所有的VDD腳
與VSS腳皆浮接。
3.1.3 VDD-to-VSS的靜電放電測試
　　靜電放電也可能發生在VDD腳與VSS腳之間，因此對
VDD腳與VSS腳有下列的ESD測試組合，其等效電路示意
圖如圖3.1-3所示。

圖3.1-3 VDD-to-VSS 的靜電放電測試組合
1.    Positive-mode:正的ESD電壓出現在VDD腳，
此時VSS腳接地， 但所有I/O 腳皆浮接；
2.    Negative-mode:負的ESD電壓出現在VDD腳，
此時VSS腳接地， 但所有I/O 腳皆浮接。
3.1.4 Analog Pin的靜電放電測試
　　在類比(Analog) IC內常有差動輸入級(Differential Pair)
，例如運算放大器(OP AMP) 的輸入級，如果該差動輸
入級的正負輸入端都連接到IC的Pin時，這兩支輸入腳要
另外單獨做靜電放電測試，以驗證該兩支輸入腳所連接
的差動輸入級會不會被靜電放電所破壞，其等效電路示
意圖如圖3.1-4所示。

圖3.1-4 Analog Pin 的靜電放電測試組合
1.    Positive-mode:正的ESD電壓出現在差動輸入級的正
輸入腳位，此時差動輸入級的負輸入腳接地， 但其他
所有I/O 腳以及VDD與
VSS腳皆浮接；
2.    Negative-mode:負的ESD電壓出現在差動輸入級的正
輸入腳位， 此時差動輸入級的負輸入腳接地， 但其他
所有I/O 腳以及VDD與VSS腳皆浮接。
3.1.5 CDM的靜電放電測試
　　由於元件充電模式(CDM)的靜電放電機制與前述的
HBM及MM 放電機制不同，因此CDM的靜電放電測試如
圖3.1-5所示。首先，靜電電壓被充入該積體電路的基體
之中，並儲存在其基體之中，為避免充電過程造成IC損
傷，因此充電電壓必須經由一高電阻值(10MΩ以上)的限
流電阻對IC基體充電，對P型基體之IC而言，VSS腳位是
含連接到其基體，因此該充電電壓是經由該限流電阻對
IC的VSS腳充電。當IC充電之後，IC本身即便帶有正極性
的或負極性的電壓，該IC的其他腳位(包括Input, Output,
I/O, 以及VDD腳位)再分別接地放電，以完成CDM的靜電
放電測試。由腳位接地放電的方式，CDM又可分為
socketed以及non-socketed兩種，其中socketed的CDM放電
是指該腳位接地放電時是經由IC插座與relay開關而接地的
。而non-socketed的CDM放電是把帶電的IC在浮接狀態下
，經由放電探棒(discharge bar)而直接接地放電。這兩種放
電方式的CDM測試機台都已有商業產品在銷售。

圖3.1-5 元件充電模式的靜電放電測試組合
1.    Positive-mode:整顆IC處於浮接狀態， IC的基體
(Substrate)先被充電而具有正極性的電壓，然後該
IC的任一腳位以直接接地的方式放電；
2.    Negative-mode:整顆IC處於浮接狀態， IC的基體
(Substrate)先被充電而具有負極性的電壓，然後該
IC的任一腳位以直接接地的方式放電。
4.1 防護電路之設計概念
　　靜電放電防護電路(ESD protection circuits)是積體電路
上專門用來做靜電放電防護之用，此靜電放電防護電路提
供了ESD電流路徑，以免ESD放電時，靜電電流流入IC內
部電路而造成損傷。人體放電模式(HBM)與機器放電模式
(MM)之ESD來自外界，所以ESD防護電路都是做在銲墊
PAD的旁邊。在輸出PAD，其輸出級大尺寸的PMOS及
NMOS元件本身便可當做ESD防謢元件來用，但是其佈局
方式必須遵守Design Rules中有關ESD佈局方面的規定。在
輸入PAD，因CMOS積體電路的輸入PAD一般都是連接到
MOS元件的閘極(gate)，閘極氧化層是容易被ESD所打穿，
因此在輸入墊的旁邊會做一組ESD防護電路來保護輸入級
的元件。在VDD pad與VSS pad的旁邊也要做ESD防護電路
，因為VDD與VSS腳之間也可能遭受ESD的放電。
　　ESD防護電路的安排必須全方位地考慮到ESD測試的
各種組合，因為一顆IC的ESD failure threshold是看整顆IC所
有腳中，在各種測試模式下，最低之ESD耐壓值為該顆IC
的ESD failure threshold。因此，一個全晶片ESD防護電路的
安排要如圖4.1-1所示。在圖4.1-1中，Input pad與Output pad
要具有防護PS，NS，PD，及ND四種模式的靜電放電，另
外，VDD到VSS也要有ESD防護電路。

圖4.1-1 全方位靜電放電防護電路的安排
　　因ESD防護電路是為了防護ESD而加入的，故在積體
電路正常操作情形下，該ESD防護電路是不動作的，因此
在加入ESD防護電路於積體電路中之時，必需要考慮到表
4.1-1所列舉之注意事項。其中，在設計上除了要能符合積
體電路所要求的ESD防護能力之外，也要儘可能地降低因
為加上該ESD防護電路而增加的成本，例如佈局面積的增
大或者製造步驟的增加等。
表4.1-1 CMOS積體電路晶片上靜電放電防護電路的設計考量
1    To provide ESD protection with efficient discharging paths to bypass any ESD stress.
2    To protect themselves against ESD damages with some degree of robustness during ESD stress.
3    To pass normal I/O signals and remain inactive when the IC is in the normal operating condition.
4    To cause acceptable I/O signal delays ( as small as possible) because the ESD protection circuits are added around the I/O pads.
5    To offer high ESD protection capability within small layout area.
6    To maintain high latchup immunity of CMOS IC’s.
7    To fabricate the ESD protection circuits without adding extra steps or masks into the CMOS process.
　　另外，在一些前人設計的ESD防護電路中，尤其是在
Input pad，其ESD防護電路只安排在Input pad與VSS之間，
Input pad到VDD之間沒有安排ESD防護電路，如圖4.1-2所
示。

圖4.1-2 異常靜電放電損傷積體電路內部電路的示意圖
　　當ND模式的ESD放電發生時，此負的ESD電壓會先經
由Input到VSS之間的ESD防護電路跑到VSS電源線上，沿
著VSS電源線流向VDD與VSS之間的ESD防護電路，再經
由此VDD與VSS之間的ESD防護電路轉到VDD電源線上，
最後由VDD pad流出此IC。
　　ND模式的靜電放電在圖4.1-2中是藉由Input到VSS以
及VDD與VSS之間的ESD防護電路來旁通ESD電流。有些
人抄到了Input到VSS之間的ESD防謢電路，卻忘了加上
VDD與VSS之間的ESD防護電路，這時在ND模式ESD測試
組合之下，積體電路的內部電路常常先被ESD放電電流所
損壞，但是在Input pad上的ESD防護電路確毫髮未傷，這
種內部電路損傷無法自Input pad的I-V變化觀測得到，必須
再經由IC功能測試分析才會發現。隨著晶片的尺寸越做越
大，環繞整個晶片的VDD與VSS電源線也越拉越長，寄生
的電容電阻效應便會顯現出來，當IC的佈局造成電源線的
雜散電容電阻效應如圖4.1-2所示時(Rss, Rdd, C)，這些雜
散電阻電容會延遲ESD電流經由VDD與VSS之間的ESD防
護電路旁通而過。這時，來不及渲洩的ESD電流便會藉著
電源線的相連接而進入到IC內部電路中，IC的內部電路在
佈局上一般都以最小尺寸來做，也不會考慮ESD的佈局方
式，因此IC內部電路更易被此種ESD電流所損傷。因此，
會造成異常的ESD損傷現象，也就是在I/O pad上的ESD防
護電路都好好的，但內部電路已死得很難看，這種內部損
傷是無法從單一輸入腳或輸出腳的I-V變化看得出來的。
　　因此，當晶片尺寸(die size)較大時，Input pad的ESD防
護電路就必須要如圖4.1-1所示，在Input pad與VDD之間也
要提供ESD防護電路來直接旁通ESD電流，而不要只藉由
VDD與VSS之間的ESD防護電路來間接放電。有關高效率
的VDD與VSS之間的ESD防護電路設計，在第七章有詳細
介紹。
4.2 防護元件之選用
　　在積體電路中加入ESD防護電路，該ESD防護電路要
發揮防護效果，以避免積體電路內的元件被ESD所損傷。
當ESD電壓出現在I/O腳位上時，製作於該I/O Pad旁的ESD
防護電路必須要能夠及早地導通來排放ESD放電電流。因
此，ESD防護電路內所使用的元件必須要具有較低的崩潰
電壓(breakdown voltage) 或較快的導通速度。
　　在CMOS積體電路中，可用來做ESD防護的元件如下
列所示：
(1)電阻 (Diffusion or poly resistor) ;
(2)二極體 (p-n junction) ;
(3)金氧半(MOS)元件 (NMOS or PMOS) ;
(4)厚氧化層元件 (Field-oxide device) ;
(5)寄生的雙載子元件 (Bipolar junction transistor) ;
(6)寄生的矽控整流器元件 (SCR device, p-n-p-n structure) .
　　這些元件可以用來設計組合成各式各樣的靜電放電防
護電路，因此各式各樣的專利也已被提出來。有關專利部
份，第九章有詳細資料介紹。
　　接下來我們先了解一下上述各種元件的特性，其中電
阻具有阻擋電流的能力，因此經常與其他元件共同使用以
提昇該元件的ESD耐受能力。各種元件的I-V 特性如圖4.2
-1所示。雖然積體電路的ESD規格上都是標示電壓值，例
如HBM ESD要2000V，但在實際測試上ESD放電現象是接
近電流源(current source)的性質，放電電流的大小在第二章
已有敘述。因此，一ESD防護元件在ESD stress之下，如果
具有較低的工作電壓(operating voltage)，則在該ESD防護元
件上所產生的電能(power) 就會較小，也就是因靜電放電
而產生的熱量就會較小。這些熱量就由該ESD防護元件來
承受，當靜電放電所產生的熱量大於該ESD防護元件所能
承受的極限值，該ESD防護元件便會燒毀，如果要能承受
更大的ESD放電電流，則必需增加該ESD防護元件的元件
尺寸及佈局面積以提昇其承受能力。

圖4.2-1 各種ESD防護元件的I-V特性
　　從圖4.2-1可知，各種ESD防護元件在順向偏壓及逆向
偏壓之下，其工作電壓是不相同的，例如二極體元件在順
向偏壓之下的工作電壓約在0.8 ~ 1.2V左右，但是該二極體
元件在逆向偏壓之下的工作電壓約在-13 ~ -15V左右。因此
，當相同大小的ESD放電電流流經該二極體元件時，在逆
向偏壓情形下所產生的熱量遠大於該二極體元件在順向偏
壓情形下的熱量，也就是說在相同元件尺寸大小的前提之
下，二極體元件在順向偏壓之下所能承受的ESD電壓將遠
大於該元件在逆向偏壓之下所能承受的ESD電壓值。因此
，如何設計一個具有高ESD承受能力但只佔用小佈局面積
的ESD防護電路，必須要考慮元件在不同偏壓之下的特性
。
　　至於MOS元件或厚氧化層(Field-oxide)元件的ESD承受
能力，跟該元件的第二次崩潰點電流(It2, secondary-
breakdown current)有關。當ESD放電電流大於該元件的It2，
該元件便會造成不可回復性的損傷。有關MOS元件或厚氧
化層(Field-oxide)元件的It2量測方法，我們在第五章將有詳
細介紹。
　　在各種ESD防護元件之中，由於SCR元件在順向偏壓
與逆向偏壓之下的工作電壓都只有 ~ 1V左右，因此SCR元
件可在更小的佈局面積之下承受極高的ESD電壓。有關使
用SCR元件來設計ESD防護電路，在第六章將有詳細介紹
。
4.3 靜電放電防護電路的實例
　　利用上述的各種元件可以組合成不同型式的ESD防護
電路，常見的輸入級ESD防護如圖4.3-1所示。在圖4.3-1中
，有五種不同的設計，其ESD耐壓能力也各不相同，表4.3
-1顯示各種元件在同一0.8微米CMOS製程下之ESD耐壓能
力。元件的佈局面積越大，耐壓度當然會提昇，因此我們
可以用單位佈局面積上的ESD承受能力來做比較。在表4.3
-1中，橫向矽控整流器(lateral SCR)元件具有明顯的優越性
，在高集積度的要求下，SCR元件可以在較小的佈局面積
下提供CMOS積體電路較高的ESD防護能力。
  
圖4.3-1 CMOS積體電路中幾種常見的輸入級ESD防護電路
  The Protection Elements in Submicron CMOS On-Chip ESD Protection Circuits
  Diode N+/P-well    Zener Diode    Thin-Oxide NMOS (PMOS)    Thick-Oxide Device    Lateral SCR
Layout
Area
(μmxμm)    20 x 150    20 x 150    180 x 200    60 x 100    42 x 100
HBM ESD
Failure
Threshold
(Volt)    500    2000    7000    4000    8000
MM ESD
Failure
Threshold
(Volt)    50    200    700    300    500


0.167    0.667    0.194    0.667    1.9
表4.3-1 各種元件在0.8微米CMOS製程下ESD耐壓能力之比較

amo

这个老贴也能被你翻出来，PF你。

你最好把原图也搞过来。做成附件也行

黄药师

老实说，我觉得这样的帖子没啥用处。这有很多是类似于专家或者某些人写论文用的，对实践并没有多大用处，当你按照这个来思考问题的时候你发现行不通，找不出你要的答案，不是我排斥这类东西，是我思考过这个问题，没法行通，所以这个帖子在我看来是无效的。本版块关于静电的回复或者帖子有很多经典的东东，建议大家多理解，努力思考