关于DDR的EMC设计总结---拒绝转载

amo

  今天可能是2006年最后一天上班了（农历）。

也终于完成了一个DDR的设计，这个困惑了我几个月的问题能在06年底完成，实在是意外的收获！

简单总结一下：

在原理上

1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。

2，0.1UF与1nF电容半对半数放置。

3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。

4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。

5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.

6，DQS  DM  CLK 源端电阻必须是单颗的，不得用排阻。

7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！

在 PCB layout上

1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。

2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS  DM线。

3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。

4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。

5，DQS  DM  CLK 走线时控制4W原则。

6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。

7，DDR周边的线应尽量远离此高速区域！



先写这么多，后面发现有重要的，我再补上！其他朋友有意见的，也可以补充！

大家在谈到DDR的时候，都说按guidline来就行了，可实际的情况，并非那么简单。

IC本身可能就不成熟，造成pin定义凌乱，导致走线无法正常扇出。

空间的限制，造成区域太小，造成串扰的影响太大，最可怕的是串扰到低速线上。

cost down的压力使层数受限，EMC问题更加突出。明年尝试四层板走DDR，看看极限是什么样的。

当IC能够完整扇出的时候，对于Data线可以走表层，但clk，DQS， DM 坚决走内层！！

有机会的朋友可以去尝试！！

AMO  2007年2月9日

sysop

兄弟，祝贺你~~
顺祝：春节愉快~~

p0056507

想问一下，哪些干扰串电阻可以衰减。串电阻会有哪些影响？极度关注中，请楼主跟帖

sysop

楼上的兄弟：
   串电阻，可以降低脉冲信号的上升、下降斜率，从而减小EMI。串电阻会有哪些影响，会改变信号传输时间延迟。

p0056507

楼上大哥：我有点懂了，如果换成电感，是不是把工作频率给滤除，所以不行？

sysop

楼上的：
   换成电感肯定不行，如果信号频率很高（例如200MHz），那么哪怕是很小的电感（例如10uH），你自己记算一下感抗是多少吧？

amo

这时候会有人用bead.

一般对高频信号，不推荐，因为他的工作一致性并不是很好很容易因为批次的问题导致你的信号出故障！

理想中的bead，选 用得当的话，是可以用时钟上的！！

但我还是不推荐，理由上面说了。

针对信号线，高速的，我们一般用电阻，低速的选用合适的bead!!

amo

是，原理老徐说了，就是降上升沿！

bead只对某个区域起作用！针对高频信号，不推荐用！

yyflxl

2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
这一条我好像不能赞成,我记得之前我做过的主板和我看到过的主板基本上都是走在表层的!
不知道这个怎么解释

amo

呵呵，你的PC是有铁壳包着的，你裸出来试试。

当然，我的建议不是绝对的。大家有什么意见，都可以发出来，讨论~~

即使这样，我依然主张我的观点，因为我被DDR折腾的很惨~~