高速PCB设计及测试技术

superfect

  高速电子线路的信号完整性设计
1、引言
　　当今电子技术的发展日新月异，大规模超大规模集成电路越来越多地应用到通用系统中。同时，深亚微米工艺在IC设计中的使用，使得芯片的集成规模更大。从电子行业的发展来看，1992年只有40%的电子系统工作在30MHz以上的频率，而且器件多数使用DIP、PLCC等体积大、管脚少的封装形式，到1994年已有50%的设计达到了50MHz的频率，采用PGA，QFP，RGA等封装的器件越来越多。1996年之后，高速设计在整个电子设计领域所占的比例越来越大，100MHz以上的系统已随处可见，Bare Die，BGA，MCM这些体积小、管脚数已达数百甚至上千的封装形式也已越来越多地应用到各类高速超高速电子系统中。

图1所示为自80年代末IC封装的发展
由图一可见，IC芯片的发展从封装形式来看，是芯片体积越来越小、引脚数越来越多。同时，由于近年来IC工艺的发展，使得其速度越来越高。由此可见，在当今快速发展的电子设计领域，由IC芯片构成的电子系统是朝着大规模、小体积、高速度的方向飞速发展的，而且发展速度越来越快。这样就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，而同时信号的频率还在提高，从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计,线迹互连和板层的影响可以不考虑，当频率超过50MHz时，互连关系必须以传输线考虑，而在评定系统性能时也必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
2、高速电子设计的板级信号完整性处理
高速数字系统的振铃和串扰问题一直是一个令人头疼的问题，特别是在今天，越来越多的VLSI芯片工作在100MHz的频率以上，450MHz的CPU也将广泛应用，信号的边沿越来越陡（已达到ps级），这些高速器件性能的增加也给高速系统设计带来了困难。同时，高速系统的体积不断减小使得印制板的密度迅速提高。比较现在新的PC主板与几年前的主板，可以看到新的主板上加入了许多端接。信号完整性问题已经成为新一代高速产品设计中越来越值得注意的问题，这已是毋庸置疑的了。
信号完整性（Signal Integrity，简称SI）是指在信号线上的信号质量。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。主要的信号完整性问题包括反射、振铃、地弹、串扰等。
源端与负载端阻抗不匹配会引起线上反射，负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负，反之，如果负载阻抗大于源阻抗，反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。
信号的振铃（ringing）和环绕振荡（rounding）由线上过度的电感和电容引起，振铃属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中，如时钟等，振铃和环绕振荡同反射一样也是由多种因素引起的，振铃可以通过适当的端接予以减小，但是不可能完全消除。
新一代的EDA信号完整性工具主要包括布线前 /布线后SI分析工具和系统级SI工具等。使用布线前SI分析工具可以根据设计对信号完整性与时序的要求在布线前帮助设计者选择元器件、调整元器件布局、规划系统时钟网络和确定关键线网的端接策略。SI分析与仿真工具不公可以对一块PCB板的信号流进行分析，而且可以对同一系统内其它组成部分如背板、连接器、电缆及其接口进行分析，这就是系统级的SI分析工具。针对系统级评价的SI分析工具可以对多板、连接器、电缆等系统组成元件进行分析，并可通过设计建议来帮助设计者消除潜在的SI，问题它们一般都包括IBIS模型接口、二维传输线与串扰仿真、电路仿真、SI分析结果的图形显示等功能。这类工具可以在设计包含的多种领域如电气、EMC、热性能及机械性能等方面综合考虑这些因素对SI的影响及这些因素之间的相互影响，从而进行真正的系统级分析与验证。
在电路中有大的电流涌动时会引起地弹，如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
振铃和地弹都属于信号完整性问题中单信号线的现象（伴有地平面回路），串扰则是由同一PCB板上的两条信号线与地平面引起的，故也称为三线系统。串扰是两条信号线之间的耦合，信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。
表1列出了高速电路中常见的信号完整性问题与可能引起该信号完整性的原因，并给出了相应的解决方案。
　表 1 常见信号完整性（SI）问题及解决方法
问题     可能原因     解决方法     变更的解决方法
过大的上冲     终端阻抗不匹配     终端端接     使用上升时间缓慢的驱动源
直流电压电平不好     线上负载过大     以交流负载替换直流负载     使用能提供更大驱动电流的驱动源
过大的串扰     线间耦合过大     使用上升时间缓慢的主动驱动源     在被动接收端端接, 重新布线或检查地平面
传播时间过长     传输线距离太长，没有开关动作     替换或重新布线，检查串行端接     使用阻抗匹配的驱动源，变更布线策略

3、理解和使用IBIS模型
如何在PCB板做板之前分析验证板级信号完整性（SI）问题，是设计成功的关键。这就需要用于SI分析的包含各种参数的准确模型。大多数SI分析工具都可将PCB板作为板材料和布线几何形状的函数进行分析计算，但是得到一个能够反映板上元件、连接器、电缆等器件的好模型却相对较难，IBIS模型可以帮助设计者在存在SI约束的设计中获取准确原信息以进行分析和计算。
IBIS（Input/Output Buffer InformationSpecification）模型是一种基于V/I曲线的对I/O BUFFER快速准确建模的方法，是反映芯片驱动和接收电气特性的一种国际标准，它提供一种标准的文件格式来记录如驱动源输出阻抗、上升 /下降时间及输入负载等参数，非常适合做振铃和串扰等高频效应的计算与仿真。IBIS规范最初由一个被称为IBIS开放论坛的工业组织编写，这个组织是由一些EDA厂商、计算机制造商、半导体厂商和大学组成的。IBIS的版本发布情况为：1993年4月第一次推出Version1.0版，1994年6月在San Diego 通过了 Version 2.0版，同年12月升级为Version2.1版，1995年15月其Version2.1版成为ANSI/EIA-656标准，1997年6月发布了Version3.0版，同年9月被接纳为IEC62012-1 标准,1998年升级为Version3.1版，1999年1月推出了当前最新的版本Version3.2版。
现在已有多家半导体器件生产厂家及CAE/EDA公司支持此IBIS规范，提供不同器件的IBIS模型及软件仿真工具。IBIS本身只是一种文件格式，它说明在一标准的IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的参数如何使用，这些参数需要由使用IBIS模型的住址工具来读取。欲使用IBIS进行实际的仿真，需要先完成以下四件工作：
获取有关芯片驱动器和接收器的原始信息源；
获取一种将原始数据转换为IBIS格式的方法；
提供用于仿真的可被计算机识别的布局布线信息；
提供一种能够读取IBIS和布局布线格式并能够进行分析计算的软件工具。
IBIS是一种简单直观的文件格式，很适合用于类似于Spice（但不是Spice，因为IBIS文件格式不能直接被Spice工具读取）的电路仿真工具。它提供驱动器和接收器的行为描述，但不泄漏电路内部构造的知识产权细节。换句话说，销售商可以用IBIS模型来说明它们最新的门级设计工作，而不会给其竞争对手透露过多的产品信息。并且，因为IBIS是一个简单的模型，当做简单的带负载仿真时，比相应的全Spice三级管级模型仿真要节省10～15倍的计算量。
IBIS提供两条完整的V-I曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换曲线。V-I曲线的作用在于为IBIS提供保护二极管、TTL图腾柱驱动源和射极跟随输出等非线性效应的建模能力。由上可知，IBIS模型的优点可以概括为：
    在I/O非线性方面能够提供准确的模型，同时考虑了封装的寄生参数与ESD结构；
    提供比结构化的方法更快的仿速度；
    可用于系统板级或多板信号完整性分析仿真。可用IBIS模型分析的信号完整性问题包括：串扰、反射、振铃、上冲、下冲、不匹配阻抗、传输线分析、拓扑结构分析。IBIS尤其能够对高速振铃和串扰进行准确精细的仿真，它可用于检测最坏情况的上升时间条件下的信号行为及一些用物理测试无试无法解决的情况；
    模型可以免费从半导体厂商处获取，用户无需对模型付额外开销；
    兼容工业界广泛的仿真平台。 当然，IBIS不是完美的，它也存在以下缺点：
    许多芯片厂商缺乏对IBIS模型的支持。而缺乏IBIS模型，IBIS工具就无法工作。虽然IBIS文件可以手工创建或通过Spice模型自动转换，但是如果无法从厂家得到最小上升时间参数，任何转换工具都无能为力；
    IBIS不能理想地处理上升时间受控的驱动器类型的电路，特别是那些包含复杂反馈的电路；
    IBIS缺乏对地弹噪声的建模能力。IBIS模型2.1版包含了描述不同管脚组合的互感，从这里可以提取一些非常有用的地弹信息。它不工作的原因在于建模方式，当输出由高电平向低电平跳变时，大的地弹电压可以改变输出驱动器的行为。
伴随着大量的信号完整性问题的出现，IBIS已成为一种应用越来越广泛的器件仿真模型。许多公司、IBIS实用工具，主要的IBIS实用工具有：
    IBISCHK，是IBIS模型的语法分析器，用来检查IBIS模型的语法错误；
    S2iplt，此工具可以以图形方式显示IBIS模型的V/I曲线，它是属于UNIX版本的；
    S2IBIS，此工具可以将现有的HSPICE、PSPICE或SPICE3模型转换为IBIS模型；
    Visual IBIS Editor，是Hyperlynx公司开发的基于Windows平台的 IBIS模型编辑、语法检查及V/I曲线显示工具。

4、信号发射与端接技术
4.1、 信号反射的形成
传输线上的阻抗不连续会导致信号反射，我们以图2所示的理想传输线模型来分析与信号反射有关的重要参数。图中，理想传输线L被内阻为R0的数字信号驱动源VS驱动，传输线的特性阻抗为Z0，负载阻抗为RL。
理想的情况是当R0＝Z0＝RL时，传输线的阻抗是连续的，不会发生任何反射，能量一半消耗在源内阻R0上，另一半消耗在负载电阻RL上（传输线无直流损耗）。如果负载阻抗大于传输线的特性阻抗，那么负载端多余的能量就会反射回源端，由于负载端没有吸收全部能量，故称这种情况为欠阻尼。如果负载阻抗小于传输线的特性阻抗，负载试图消耗比当前源端提供的能量更多的能量，故通过反射来通知源端输送更多的能量，这种情况称为过阻尼。欠阻尼和过阻尼都会引起反向传播的波形，某些情况下在传输线上会形成驻波。当Z0＝RL时，负载完全吸收到达的能量，没有任何信号反射回源端，这种情况称为临界阻尼。从系统设计的角度来看，由于临界阻尼情况很难满足，所以最可靠适用的方式轻微的过阻尼，因为这种情况没有能量反射回源端。
负载端阻抗与传输线阻抗不匹配会在负载端（B点）反射一部分信号回源端（A点），反射电压信号的幅值由负载反射系数ρL决定，见下式：
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　                                                  (1)

式中，ρL称为负载电压反射系数，它实际上是反射电压与入射电压之比。
由式（1）可见，-1≤ρL≤+1，且当RL＝Z0时，ρL＝0，这时就不会发生反射。即，只要根据传输线的特性阻抗进行终端匹配，就能消除反射。从原理上说，反射波的幅度可以大到入射电压的幅度，极性可正可负。当RL〈Z0时，ρL<0，处于过阻尼状态，反射波极性为负；当RL>Z0时，ρL>0，处于欠阻尼状态，反射波极性为正。
当从负载端反射回的电压到达源端时，又将再次反射回负载端，形成二次反射波，此时反射电压的幅值由源反射系数ρS决定，见下式：
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（2）

4.2、阻抗匹配与端接方案
4.2.1、典型的传输线端接策略
由以上分析可知，在高速数字系统中，传输线上阻抗不匹配会引起信号反射，减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为零。
传输线的长度符合下式的条件应使用端接技术。

（3）

式中，L为传输线线长，tr为源端信号的上升时间，tpdL为传输线上每单位长度的带载传输延迟。即当tr小于2TD时，源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前，这时需要使用端接匹配技术，否则会在传输线上引起振铃。
传输线的端接通常采用两种策略：（1）使负载阻抗与传输线阻抗匹配，即并行端接（2）使源阻抗与传输线阻抗匹配，即串行端接。即如果负载反射系数或源反射系数二者任一为零，反射将被消除。从系统设计的角度，应首选策略1，因其是在信号能量反射回源端之前在负载端消除反射，即使ρL＝0，因而消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI），而策略2则是在源端消除由负载端反射回来的信号，即使ρS＝0和ρL＝1（负载端不加任何匹配），只是消除二次反射，在发生电平转移时，源端会出现持续时间为2TD的半波波形，不过由于策略2实现简单方便，在许多应用中也被广泛采用。两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案。
（1）并行端接
并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：
（I）简单的并行端接
这种端接方式是简单地在负载端加入一下拉到GROUND的电阻RT（RT＝Z0）来实现匹配，如图3所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端接电阻的高电平电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的电流过大，对于50Ω的端接负载，维持TTL高电平消耗电流高达48mA，因此一般器件很难可靠地支持这种端接电路。
（II）戴维宁（Thevenin）并行端接
戴维宁（Thevenin）端接即分压器型端接，如图4示。它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射。R1和R2阻值的选取由下面的条件决定。R1的最大值由可接受的信号的最大上升时间（是RC充放电时间常数的函数）决定，R1的最小值由驱动源的吸电流数值决定。R2的选择应满足当传输线断开时电路逻辑高电平的要求。戴维宁等效阻抗可表示为：
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（4）

这里要求RT等于传输线阻抗Z0以达到最佳匹配。此端接方案虽然降低了对源端器件驱动能力的要求，但却由于在VCC和GROUND之间连接的电阻R1和R2从而一直在从系统电源吸收电流，因此直流功耗较大。
（III）主动并行端接
在此端接策略中，端接电阻RT（RT＝Z0）将负载端信号拉至一偏移电压VBIAS，如图5所示。VBIAS的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的独立的电压源来满足输出电压的跳变速度的要求。在此端接方案中，如偏移电压VBIAS为正电压，输入为逻辑低电平时有DC直流功率损耗，如偏移电压VBIAS为副电压，则输入为逻辑高电平时有直流功率损耗。
（IV）并行AC端接
如图6所示，并行AC端接使用电阻和电容网络（串联RC）作为端接阻抗。端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1uF的多层陶瓷电容。电容有阻低频通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。
（V）二极管并行端接
某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接，条件是二极管的开关速度必须至少比信号上升时间快4倍以上。在面包板和底板等线阻抗不好确定的情况下，使用二极管端接即方便又省时。如果在系统调试时发现振铃问题，可以很容易地加入二极管来消除。
典型的二极管端接如图7所示。肖特基二极管的低正向电压降Vf（典型0.3到0.45V）将输入信号钳位到GROUND－Vf和VCC＋Vf之间。这样就显著减小了信号的过冲（正尖峰）和下冲（负尖峰）。在某些应用中也可只用一个二极管。
二极管端接的优点在于：二极管替换了需要电阻和电容元件的戴维宁端接或RC端接，通过二极管钳位减小过冲与下冲，不需要进行线的阻抗匹配。尽管二极管的价格要高于电阻，但系统整体的布局布线开销也许会减少，因为不再需要考虑精确控制传输线的阻抗匹配。二极管端接的缺点在于：二极管的开关速度一般很难做到很快，因此对于较高速的系统不适用。
（2）串行端接
串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现的，如图8所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。即
　　　　　　　　　　　　　　　　　　　　　　　　　　　　（5）


这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。
串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。串行端接的缺点在于：当信号逻辑转换时，由于RS的分压作用，在源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2TD（TD为信号源端到终端的传输延迟），这意味着沿传输线不能加入其它的信号输入端，因为在上述2TD时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元件，增加了RC时间常数从而减缓了负载端信号的上升时间，因而不适合用于高频信号通路（如高速时钟等）。
4.2.2、多负载的端接
在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。
如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可，如图9a所示。

如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式，如图9b所示。 如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻，如图10a所示。如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，如图10b所示。



4.2.3、 不同工艺器件的端接策略
阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同，只有针对具体情况，使用正确适当的端接方法才能有效地减小信号反射。
一般来说，对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行端接技术就会获得较好的效果。而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一种较好的策略。ECL器件一般都具有很低的输出阻抗，因此，在ECL电路的接收端使用一下拉端接电阻（下拉电平需要根据实际情况选取）来吸收能量则是ECL电路的通用端接技术。
当然，上述方法也不是绝对的，具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以影响端接策略的因素，因此在高速电路中实施电路的端接方案时，需要根据具体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果。
4.3、端接技术的仿真分析
下面针对典型的振铃现象，给出了不同端接方案下的信号仿真结果。以下对端接问题的仿真，仿真基本条件为：顶层微带传输线，线宽=6mils，线长=5inches，PCB板为4层板（中间两层为电源层），电介质介电常数为4.0，微带线阻抗控制50Ω，信号驱动器和接收器均使用TTL_S工艺器件的IBIS模型。
图11所示为未使用端接技术的电路中常见的振铃现象，图中标记"1"箭头所指的波形为信号源端的波形，标记"2"箭头所指的波形为信号负载端的波形，由图可见，信号的负载端有明显的振铃现象。
图12仿真了对同一电路使用不同的端接方式后，信号源端与负载端的波形，图中左边图（a）为信号驱动端的波形，右边图（b）为信号负载端的波形。在这两幅图中，标记"1"箭头所指的波形为未加端接前信号驱动端与负载端的波形，标记"2"箭头所指的波形为使用串行端接（端接电阻50Ω）后的信号波形，标记"3"箭头所指的波形为使用戴维宁端接（上拉电阻100Ω，下拉电阻100Ω）后的信号波形，标记"4"箭头所指的波形为使用简单的并行端接（下拉电阻50Ω）后的信号波形，标记"5"箭头所指的波形为使用并行AC端接（下拉电阻50Ω，电容0.1uF）后的信号波形。由图可见，使用这几种阻抗匹配端接技术后都不同程度地抑制了信号反射，从而减小了振铃，这说明在存在较大反射的电路中使用端接技术能够收到很好的效果。但是同时也应注意到，不同的端接技术对信号的影响也是有差别的，如图中标记"2"箭头所指的波形是使用了串行端接后的波形，可以看出信号的上升沿变缓了，而图中标记"3"箭头所指的波形是使用了戴维宁端接后的波形，此时信号的低电平已经接近低电平门限，这样的信号在实际电路中是不可靠的。可见，对于同一电路，使用不同的端接技术均可以达到减小信号反射的效果，但同时也应注意到这种端接技术本身对信号的影响，只有根据信号质量的要求并综合考虑端接技术对信号的影响，才能得到最佳的端接匹配效果。
  


5、串扰分析
当今飞速发展的电子设计领域，高速化和小型化已经成为一种趋势。如何在缩小电子系统体积的同时，保持并提高系统的速度与性能成为摆在设计者面前的一个重要课题。信号频率变高，边沿变陡，印刷电路板尺寸变小，布线密度加大等都使得串扰越来越成为一个值得关注的问题。而随着电子工程师不断把设计推向技术与工艺的极限，串扰分析就变得越来越重要。本节讨论的串扰问题是高速、高密度电路设计中需要重点考虑的问题。
5.1、串扰的基本概念
串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。过大的串扰可能引起电路的误触发，导致系统无法正常工作。
串扰是由电磁耦合形成的，耦合分为容性耦合和感性耦合两种。容性耦合是由于干扰源（Aggressor）上的电压变化在被干扰对象（Victim）上引起感应电流从而导致的电磁干扰，而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。因此，信号在通过一导体时会在相邻的导体上引起两类不同的噪声信号：容性耦合信号与感性耦合信号。
5.2、几种典型情况的串扰分析
我们以图13为例，先来介绍一下串扰的有关术语。图中如果位于A点的驱动源称为干扰源（Aggressor），则位于D点的接收器称为被干扰对象（Victim），A、B之间的线网称为干扰源网络，C、D之间的线网称为被干扰对象网络；反之，如果位于C点的驱动源称为干扰源（Aggressor），则位于B点的接收器称为被干扰对象（Victim），C、D之间的线网称为干扰源网络，A、B之间的线网称为被干扰对象网络。当干扰源状态变化时，会在被干扰对象上产生一串扰脉冲，在高速系统中，这种现象很普遍。
为方便下面的仿真，我们组成构造如下的仿真条件：电路布局布线严格按照图13中两线系统的结构，设两线的线宽均为W，两线的线间距为P，而两线的平行长度为L，如不特殊说明，W、P和L的取值分别为W=5mils，P=5mils，L=1.3inches，两线均为顶层微带传输线。PCB板的参数设置为：电介质介电常数εr为4.5，为8层板（4个信号层和4个电源层），8层板的顺序为：1层顶层信号层，2层电源层（GROUND），3层中间信号层，4层电源层（VCC），5层电源层（GROUND），6层中间信号层，7层电源层（VCC），8层底层信号层。各层之间的电介质厚度均为7.2mil。信号驱动器和接收器均使用标准TTL工艺器件的IBIS模型。以下仿真将AB线网看作干扰源网络，其信号频率为f1，而将CD线网看作被干扰对象网络，其信号频率为f2，f1和f2的缺省频率均为20MHz。
（1）电流流向对串扰的影响
串扰是与方向有关的，其波形是电流流动方向的函数，这里我们作了两种情况的信号仿真。第一种情况是干扰源线网与被干扰对象线网的电流流向相同，第二种情况是干扰源线网与被干扰对象线网的电流流向相反（AB线网中的驱动源与负载互换位置，即位于B点的为驱动源，而位于A点的为负载）。在这两种情况下，AB和CD线网都加入20MHz的信号，表5.4给出了远端D点的串扰峰值，串扰的波形仿真结果如图14所示。图中，左边图（a）所示为电流流向为同向时的串扰波形，右边图（b）所示为电流流向为反向时的串扰波形，标记"1"和标记"2"箭头所指的波形分别为被干扰对象远端D点和近端C点的串扰信号波形。
表2 　　　　　　　　　　　　　　电流流向不同时的峰值串扰
仿真情况     f1（MHz）     f2（MHz）    远端串扰峰值（mV）
电流流向为同向    20    20    260.7
电流流向为反向    20    20     357.4
由仿真结果可知，电流流向为反向时的串扰（远端串扰峰值为357.4mV）要大于电流流向为同向时的串扰（远端串扰峰值为260.7mV），即图14中AB线网的驱动源与负载交换位置后，虽然信号的频率没有改变，但是在被干扰对象上的串扰却加大了。同时由图14可以看到，当改变干扰源信号线上电流的流动方向后，在被干扰对象上的串扰极性也改变了。这说明被干扰对象上的串扰电压的大小和极性都是与相应干扰源上信号的电流流向有关的。
另外，我们还发现在被干扰对象的负载端D点的串扰幅值大于被干扰对象驱动端C点的串扰幅值，这说明远端串扰是感应耦合累积的结果，因此一般大于近端串扰，这也是为什么被干扰对象线网的远端D点通常被作为考察线网峰值串扰电压大小的位置，且在串扰抑制中需要被重点考虑的原因。
　
（2）两线间距P与两线平行长度L对串扰大小的影响
对于图13所示的两线系统，我们进行了三种情况的仿真：第一种情况是在两线间距和平行长度不变的条件下，探测被干扰对象的串扰；第二种情况是在两线平行长度不变的前提下，将两线间距增加到10mils，然后探测被干扰对象的串扰；第三种情况是在两线间距不变的条件下，将两线的平行长度增加到2.6inches，然后探测被干扰对象的串扰。对以上三种情况的仿真，线网AB上的信号频率均为100MHz。表3为相应的仿真条件与被干扰对象远端D点的串扰峰值，图15为两线间距P和平行长度L取不同值时，被干扰对象网络上驱动端与负载端的串扰波形。图中，标记"1"箭头所指的波形为两线间距P和平行长度L不变时所对应的初始条件下的串扰信号，而标记"2"和标记"3"箭头所指的波形分别为两线平行长度L不变、间距P增大一倍和两线间距不变、平行长度增大一倍时所对应的串扰信号。
由仿真结果可见，当两线的间距拉大时（P由5mils变为10mils），串扰明显地减小了，而当两线的平行长度加长时（L由1.3inches变为2.6inches），串扰显著增大了。由此可知，串扰电压的大小与两线的间距成反比，而与两线的平行长度成正比，但却不是完全的倍数关系。在实际高速电路中进行布线时，当布线空间较小或布线密度较大时，应慎重对待信号线之间的串扰问题，因为高频信号线对与其相邻的信号线的串扰可能会导致门级的误触发，而这样的问题在电路调试的过程中是很难被轻易发现并妥善解决的。因此，在布线资源允许的条件下，应近可能地拉开线间距（差分线除外）并减小两根或多根信号线的平行长度，必要时可采用固定最大平行长度推挤的布线方式（也称jog式走线），即对于平行长度很长的两根信号线，在布线时可以间断式地将间距拉开，这样既可以节省紧张的布线资源，又可以有效地抑制串扰，走线示意图如图16所示。
表3 　　　　　　　　　　两线间距P和平行长度L取不同值时的峰值串扰
f1（MHz）P     f2（MHz）    L（inch）     （mil）    远端串扰峰值 （mV）
100     20     1.3    5     308.5
100     20    1.3    10    195.6
100    20    2.6    5    455.9



（3）干扰源信号频率及上升时间对串扰的影响
干扰源信号的频率变化会对被干扰对象上的串扰产生一定的影响，这里对图13中干扰源网络AB上的信号频率f1分别取20MHz、50MHz、100MHz、200MHz、300MHz、400MHz、500MHz等频率值时，被干扰对象上的串扰进行了仿真，仿真结果见表4，同时图17给出了f1分别取20MHz、100MHz、300MHz、500MHz时的串扰波形，这4种频率所对应的波形分别为标记"1"、"2"、"3"、"4"箭头所指的波形。

表4 　　　　　　　　　　　干扰源信号频率取不同值时对应的峰值串扰
f1（MHz）     20     50    100    200    300    400    400
远端串扰峰值 （mV）     260.7    275.7    308.5    286.2    833.1     1168.1     1171.7

由仿真结果可见，随着干扰源信号频率的增加，被干扰对象上的串扰幅值也随之增加，当干扰源信号频率取值为100MHz以上时，峰值串扰增加得很快，而当其频率为300MHz以上时，被干扰对象上的串扰已经达到了无法容忍的程度。这说明被干扰对象上的串扰电压与干扰源信号的频率取值成正比，当干扰源频率大于100MHz时，必须采取必要的措施来抑制串扰。同时，由图17还可以看出，当干扰源频率大到一定程度时，如图中标记"4"箭头所指的波形，它对应的干扰源频率为500MHz，这时可以明显看出被干扰对象的近端C点的串扰已经大于其远端D点的串扰，这说明此时容性耦合已经超过感性耦合而成为主要的干扰因素，这种情况下不但要象通常一样关心远端串扰，而且需要谨慎处理经常容易被忽略的近端串扰。


由上面的分析仿真可知，干扰源频率的增加会导致串扰的增加，但这是否就意味着干扰源频率较低时，它对被干扰对象的串扰影响就较低呢？答案是否定的。因为存在着一项容易被忽视的对串扰影响极大的因素，它就是干扰源线网中驱动源的上升/下降时间，图18是对同一布线结构所作的仿真，不同的是图（a）和图（b）中使用了两个不同的干扰源。对于左边图（a）中的串扰仿真，干扰源采用的驱动源是早期工艺的器件，其上升时间为6ns左右，而右边图（b）中的串扰仿真则是基于一个具有0.5ns上升时间的驱动源进行的，图中标记"1"和标记"2"箭头所指分别为被干扰对象远端和近端的串扰波形。由图可见，对于上升时间不同的驱动源，被干扰对象的远端串扰峰值由图（a）中的不到0.5V上升到图（b）中的接近3V。在此例中，电路的布局布线结构及其它有关的物理参数都没有改变，而干扰源信号的频率不管取多么低的频率值，只要采用具有0.5ns上升时间的驱动源，被干扰对象都会有较大的串扰产生，图5.42的仿真结果都是基于干扰源频率f1=20MHz时作出的。由此可见，在数字电路中，除了信号频率对串扰有较大影响外，信号的上升/下降时间或边沿变化（上升沿和下降沿）对串扰的影响更大，边沿变化越快，串扰越大。由于在现代高速数字电路的设计中，具有快速上升时间的器件的应用越来越广泛，因此对于这类器件，即使其信号频率不高，在布线时也应认真对待以防止过大的串扰产生。

（4）地平面对串扰的影响
在当今高速系统的设计实现中，多层PCB板已经被广泛地用于电路的布局布线中，采用多层PCB板的最大优点是可以在有限面积的条件下，极大地提高布线资源，设计中使用的元器件在布局时即使摆放的很密，也可以通过多层信号走线来实现互连，从而使系统的小型化成为现实。多层PCB板一般都包括若干个信号层和若干个电源层，多个信号层和电源层的叠放顺序没有特殊规定，但通常是通过叠放顺序来构成标准的微带传输线和带状传输线。对于微带传输线和带状传输线来说，与之相邻的一般都有一个电源平面，相应信号层与电源层之间是用电介质填充的。我们知道，这个电介质层的厚度是影响传输线特性阻抗的重要因素，当它变厚时，传输线特性阻抗变大，当它变薄时，传输线特性阻抗变小。实际上，电介质层的厚度对串扰的影响也十分显著，这里对图13中的两线系统在布线时分别采用微带传输线（第一层）和带状传输线（第三层）两种布线结构进行了仿真，这两种情况除了使用不同的布线层以外，其它条件如两线平行长度、间距、信号频率等均不变。因为二者相邻的电源平面均有地平面，我们通过改变传输线信号层与地平面层之间电介质的厚度（第一层和第二层之间电介质层的厚度，第二层和第三层之间电介质层的厚度）来观察串扰的变化。仿真结果为电介质厚度取三个典型值3.6mils、7.2mils、14.4mils时相应微带传输线和带状传输线上的串扰。图19和图20分别为微带传输线和带状传输线上相对不同电介质层厚度的串扰波形，图中标记"1"、"2"、"3"箭头所指分别为电介质层厚度取14.4mils、7.2mils、3.6mils时相应的被干扰对象的近端串扰波形（图a）和远端串扰波形（图b）。表5给出了被干扰对象的远端峰值串扰。


表5 　　　　　　　　　　传输线离地平面的不同距离对应的远端峰值串扰
传输线离地平面的距离 （mils）    3.6    7.2    14.4
微带传输线    39.9mV     114.8mV     257.9mV
带状传输线    22mV     57.9mV     160.7mV

由仿真结果可见，传输线与地平面的距离，即传输线与地平面之间的电介质层的厚度对串扰的影响很大，对于同一布线结构，当电介质层的厚度增大一倍时，串扰明显加大了，反之，当电介质层厚度减小时，串扰有明显减小。另外，由表5可以看出，对于同样的电介质层厚度，带状传输线的串扰要小于微带传输线的串扰，由此可知，地平面对不同结构的传输线的影响也是不同的。因此在高速电路布线时，如带状传输线的阻抗控制能够满足要求，那么使用带状传输线可以比使用微带传输线获得更好的串扰抑制效果。
5.3、针对串扰的几点重要结论
通过以上分析与串扰仿真结果，这里总结出了一些关于串扰的重要结论，了解这些结论对于高速设计是非常重要的。
首先，串扰具有如下特性：
•    串扰是线间的信号耦合，在串扰存在的信号线中，干扰源常常也是被干扰对象，而被 干扰对象同时也是干扰源；
•    串扰分为后向串扰和前向串扰两种，传输线上任意一点的串扰为二者之和。对于有着 理想的地平面的带状传输线，由于它对于感性耦合和容性耦合有着很好的平衡，因此感性耦合与容性耦合产生的电流大小相等、方向相反，从而使得前向串扰相互抵消，反向串扰相对加强。而对于非理想地平面或微带传输线，由于感性耦合的影响要大于容性耦合，从而使得前向串扰极性为负、幅值变大；
•    串扰大小与线间距成反比，与线平行长度成正比；
•    串扰随电路中负载的变化而变化，对于相同的拓扑结构和布线情况，负载越大，串扰 越大；
•    串扰与信号频率成正比，在数字电路中，信号的边沿变化（上升沿和下降沿）对串扰 的影响最大，边沿变化越快，串扰越大；
•    反向串扰在低阻抗驱动源处会向远端反射；
•    对于多条平行线的情况，其中某一线上的串扰为其它各条线各自对其串扰的综合结 果，某些情况下，串扰可以对消；
•    对于传输周期信号的信号线，串扰也是周期性的。 其次，针对以上这些串扰的特性，可以归纳出几种减小串扰的主要方法：
•    加大线间距，减小线平行长度，必要时可以以jog方式走线；
•    高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰；
•    对于微带传输线和带状传输线，将走线高度限制在高于地线平面10mil以内，可以显 著减小串扰；
•    在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离 的作用，从而减小串扰。