考虑EMI之layout

katydid

  考虑EMI之layout
一、走线
二、VCC&GND切割
三、EMI相关元件摆放
四、接地
五、多层板问题
一、走线
1、走线（高速线处理）
A、高速线（CLK，…）避免跨切割，避免走在板边缘（50 mils）和切割线附近，避免走在Slot下方和Via密集处，尽量少换层（优先级从高到低），保证高速线参考面完整。
B、CLK绕等长最佳方式，平行线间距量大（至少大于3倍线宽），耦合长度尽量小。（如下图）且不规则绕线或螺旋绕线优于规则蛇型绕线。尽量避免在IC，Slot下方，I\O附近绕线,最好参考面完整处绕线。  

2、走线（差分线处理）
A、差分走线的回返电流同样会走在参考面，而且大部分在参考面。同样要尽量避免跨切割问题，如下图：
B、差分走线的匹配更重要的是线长的匹配，影响要大于间距不等。

     a.单路信号电磁场分布         b.差分走线电磁场分布

3、走线（隔离）
A、CLK与IO（30 mils），Power trace＆shape（20 mils）其它有需要外接cable的信号线(30 mils)有间距要求。
B、不相干走线（多数指Power trace）尽量远离CLK区域和I/O域，避免被CLK区域干扰和干扰I/O区域。
C、AGND与GND区域走线要严格区分，尽量避免有互越现象。
D、伴地线对于EMI可有可无，要保证与其他信号线有足够间距即可满足EMI要求（20-30 mils）。但考虑到信号品质要有伴地线，则要打足够的下地Via，间距在800 mils以内。

二、VCC&GND切割
1、切割（I\O）
A、Back I\O处VCC与GND切割线尽量保持一致,切割线主要参照零件摆放和走线.一般在Bead下方transformer下方,要求bypass电容GND pin在I\O区内.避免两边走线有互越现象.I\O区内部各I\O间切割线可没有.影响:走线互越>不一致.
B、Front USB，1394，COM，GAME，Panel处是否切割？视实际情况，若切割会造成很多跨切割，或者使VCC，GND层变的很零碎，则不切割。优点：可以保证VCC，GND的完整性，有低的阻抗。
2、切割（CLK）
A、一般情况，VCC层切割成CLK-VCC，GND层切割留缺口，或者VCC层切割成GND，GND层不切割。视实际情况，VCC与GND也可以不切割。如许多CLK可在Top层一次走完不需换层，则VCC层也可不切割。优点：保证VCC，GND的完整性，减少CLK多次换层。
3、切割（Audio区域）
A、AGND与GND区域的切割线同样参照零件摆放，要求零件摆放时要区分，摆在各自区域，同时有AGND和GND成分的零件摆放在切割线上，便于切割。（I\O区情况类似）
B、VCC与GND切割同样精良保持一致，避免有走线互越情况，影响同样有：走线互越>切割不一致.
三、EMI相关元件摆放
1、高速IC及decoupling电容
A、高速的IC避免放在边或近I\O区.
B、Decoupling电容多为于大型高速IC附近，如南北桥…,主要作用:充放电稳压和滤波.所以要尽量靠近接电源pin脚.
C、另一种decoupling电容即EMI经常预留的电容，位置多位于CLK换层处附近（保证CLK回返电流完整），高速IC附近（滤波，防止IC杂讯对周围影响）或靠近I\O电源处(减小此电源对I\O的影响).

2、bypass电容
A、Bypass电容摆放位置应位于最近I\O connector处,正确连接方式如下,直接经过电容Pin脚再到Connector,不能有分支(基于减小高频下导线电感效应的考虑).CLK的RC电路中的电容有同样连结要求(RC要放于CLK源端).

四、接地
A、Top和Bottom走线层不要随意铺GND shape，如果有则要足够的GND Via（接地不良容易产生天线效应）。
B、I\O区要有足够的GND Via贯通各层,connector的固定pin脚也要通过Via与GND相连.
C、Decoupling及bypass电容的下地pin脚尽量避免两个电容共一个GND pin，有条件的情况下一个电容通过两个GND Via下地。
五、多层板问题
A、对于6层或8层板，还需要注意如下问题，比较各层间距确定走线层的主要参考面；注意相邻走线层间的走线串扰（避免串扰方法是相邻走线层采取交叉走线）。

skyhua

titan，这个跟我们以前讨论的差不多，呵呵。

handy1206

顶．．．．．．．．．．．．．．．．
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wht1997

我从其他地方看的，补充一下.


一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.
一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)。