CLK信号线主频及其倍频的辐射问题，大家来讨论讨论！！！！！！！！！

不会抽烟

  我想大家应该遇到过这种情况：
一些CLK走线不仅会向空间辐射它的主频，而且还会带出很高的各次谐波，例如：一CLK跑125MHZ信号，当我们进行测试的时候会发现，不仅125MHZ会很高，而且像250MHZ，375MHZ，625MHZ等频率也会高出限值很多。
当出现上述情况的时候：
1.大多数人的对策都是加上一个RC滤波电路，调整R，C值，让他既符合电路设计要求，又能降低EMI。但是，问题来了：不管怎么去调整RC，当调整结果符合电路设计要求时候，EMI一定FAIL，当调整结果可以使EMI PASS的时候，板子就不正常工作了，或者干脆就不工作了。这该怎么办？
2.有人可能会去改PCB，把这根CLK线画的很短，很粗，很直，没有VIA，还包上地，远离其它走线，但是，当这一步做完之后，有人敢保证一定就可以PASS么？
3.可能还会有人在这根线上加个BEAD，在让主频通过的前提下来滤除高次谐波。想法是不错，但是，当我们的主频EMI测试FAIL的时候，怎么办？我不可能把它也滤除掉阿？




在工作的时候经常会遇到这个问题，有的时候真的是好头疼阿，拿出来和大家讨论一下，很想知道各位牛人有没有遇到过，遇到的时候，都是如何解决的，顺便说一下心得体会，让大家都学习学习，共同进步么！ [s:10]  [s:10]

shuangcong

老实讲这个情况真的是很讨人厌的，相信每个人都会碰上过。不过难得有一个一定的办法去解决这个问题，更烦人的就是常常要改layout，这个周期对以一些尝试来讲似乎又太长了一点，更何况一般这个时候任何改动都会有一大堆人跳起来。

不会抽烟

呵呵，终于有人来了，楼上的仁兄说说你遇到这种情况一般都怎么去处理，
你说要动Layout，那么有没有点什么有建设性的改动方法?

shuangcong

其实具体性的建议好多文章上都讲过了，因为对以一个不确定的项目或产品，无非只能尽量缩短CLK线，CLK要用地给保护起来，当然还有尽量说服架构设计者选用低一点频率的器件，在clk电路周围最好不要有通孔之类。当你发现一块问题板在这些所谓原则上面还有提升余地的时候一般来讲都需要调整一下layout试一试。
实在不行的时候才建议你对clk电路做一些改进，因为对于processor厂家推荐时钟电路的任何改动都可能导致processor工作的变化，那就不好了。毕竟板子正常工作起来是最基本的。
如果还没有搞定，那就是市场上那些做屏蔽材料的厂家的运气来了，这样的产品很多可以供你选择的，唯一的一点就是价格贵，性能在具体的产品上很难控制的一致（特别是远远不能达到广告的水平）。这个办法太偷懒，一般不推荐。

jiangweiamo

对于这些 ，基本就是楼上的那些招。

没什么更高的了。

还有一点 就是，尽然把线走到内层去，这也是一个办法，请关注一下。

还有  如果可能的话，把主时钟的buffer输入调一调，修一修。

再有就是把总线好好理理，减少更多的耦合。

norman2799

LZ对这个问题的理解片面了，不要以为辐射每次是直接从时钟线出来的。还有时钟线上加电容可不是好办法，时钟辐射是电流造成的不是电压

不会抽烟

引用第6楼norman2799于2007-09-12 21:03发表的“”:
LZ对这个问题的理解片面了，不要以为辐射每次是直接从时钟线出来的。还有时钟线上加电容可不是好办法，时钟辐射是电流造成的不是电压

6楼的兄弟，可以详细点描述么，这样很模糊。
1.“不要以为辐射每次是直接从时钟线出来的”这点我是认同的，有可能是时钟线直接辐射，也有可能是耦合到其他线或元器件造成辐射，这2种情况怎么处理？
2.“加电容可不是好办法”，那什么是好的办法？请指教。
兄弟可否提出一点有建设性的方法，让我们大家都了解一下，在此谢过了.

不会抽烟

引用第6楼norman2799于2007-09-12 21:03发表的“”:
LZ对这个问题的理解片面了，不要以为辐射每次是直接从时钟线出来的。还有时钟线上加电容可不是好办法，时钟辐射是电流造成的不是电压

6楼的兄弟，可以详细点描述么，这样很模糊。
1.“不要以为辐射每次是直接从时钟线出来的”这点我是认同的，有可能是时钟线直接辐射，也有可能是耦合到其他线或元器件造成辐射，这2种情况怎么处理？
2.“加电容可不是好办法”，那什么是好的办法？请指教。
兄弟可否提出一点有建设性的方法，让我们大家都了解一下，在此谢过了.

norman2799

时钟如果在PCB上走的不是很长，直接辐射不会很严重，其只要问题是时钟信号引起的串扰及时钟芯片电源端口地上的噪声

因此对于时钟线和时钟芯片，串扰和去耦是解决EMI问题的重点：
对于串扰：
  时钟线一定要包地或与其它信号线之间加地线处理，（当然时钟线下的地平面一定要完整，保证长宽比小于3，而且没有任何过孔，地平面降低串扰1000倍以上），包地的结果会也会进一步降低串扰。 还有时钟线上串联电阻或磁珠，会降低时钟信号的电流，串扰自然也降低。
去耦：
电源去耦用LC，20MHZ以上用20nf，20MHz以下用100nf  ，建议至少每个电源pin一个以上的电容，增加高频特性还可以并联100pf电容，电容引线长宽比小于3
另外还有一点非常重要的是地平面和接地：
地平面是及其重要的，不但地平面要里时钟芯片和时钟线近（时钟芯片地下表层铺铜）而且地平面必须是完整的，完整就是一片
长＝宽，并且上面没有任何过孔，时钟线在完整地平面的10倍高度距离的范围内。如果地平面在PCB上不能做到很好，可以借助于金属板

接地：
接地点的位置选择非常重要，这个说起来很长，有个原则就是 接地点在时钟信号产品的共模电压和天线（电缆）之间。

nap

不影响板子工作的前提下在时钟线上加电阻，让时钟上升延没那么陡，这样对高次谐波会有用。这里的工程师有这样改的。