高速数字电路设计及EMC设计

lph1025

  高速数字电路设计及EMC设计

高速数字电路设计
及EMC设计



目 录
1. 高速数字电路设计   5
1.1何谓高速数字信号？   5
1.2微带线、带状线的概念   5
1.2.1微带线（Microstrip）   5
1.2.2带状线（Stripline）   6
1.2.3经验数据   6
1.2.4同轴线（coaxial cable）   6
1.2.5双绞线（twisted-pair cable）   7
1.2.6等间隔的电容负载的影响   7
1.3 常见高速电路   8
1.3.1 ECL（Emitter Coupled Logic）电路   8
1.3.2 CML（Current Mode Logic）电路   9
1.3.3 GTL（Gunning Transceiver Logic）电路   10
1.3.4 BTL（Backplane Transceiver Logic）电路   10
1.3.5 TTL（Transistor Transistor Logic）电路   11
1.3.6 模数转换电路—线接收器   12
1.4 常见电路匹配措施   12
1.4.1反射   12
1.4.2终端匹配   13
1.4.3始端匹配   15
1.5 高速电路设计一般原则和调试方法   16
1.5.1同步逻辑设计   16
1.5.2了解选用器件的输入、输出结构，选用恰当的匹配电路；在考虑节省功耗，电路 又能容许的情况下，可适当地引入失配。   19
1.5.3对极高速率（300MHz以上）的信号，一般建议选用互补逻辑，以降低对电源的要求。   19
1.5.4了解每一根高速信号电流的流向（电流环）   19
1.5.5信号的布线、电源和地层的分割，是否符合微带线、带状线的要求？高速信号要有回路地相配（不是屏蔽地）   19
1.5.6电源滤波   19
1.5.7对很高速度的信号要估算其走线延迟。   19
1.5.8在满足速度要求的前提下，尽量选用工作速率低的器件。   19
1.5.9差分线尽量靠近走线   19
1.5.10测试方法：选择有50Ω输入的高速示波器，一般自制一个探头，测量点应尽量靠近所观察的位置或者需要该信号的实际位置。一般不建议测输出端的信号波形，与实际使用的位置有一定差别。   19
1.5.11 ringing, crosstalk, radiated noise —— 数字系统的三种噪声   19
1.5.12数字信号的绝大部分能量（功率谱密度）集中在fknee之内   19
1.5.13 延时：FR4 PCB，outer trace: 140~180 ps/inch   inner trace: 180 ps/inch   20
  1.5.14 集总参数与分布参数系统   20
1.5.15 互感、耦合电容的作用（干扰）   20
1.5.16 ECL电路的上升时间、下降时间的计算   20
1.5.17 在数字系统中，耦合电容引起的串扰比起互感引起的串扰要小。   21
1.5.18 传输通道包括器件封装、PCB布局、连接器，至少在fknee的范围内要有平坦的频响，以保证信号不失真，否则信号在收端可能会遇到上升时间劣化、过冲、振铃、lump等现象。   21
1.5.19 阻容负载对电流变化的作用   21
1.5.20 噪声容限（noise immunity）：以10H189器件为例   22
  1.5.21 地反弹（ground bounce）   23
1.5.22 寄生电容Stray Capacitance的影响：对于高输入阻抗电路影响尤为严重   23
1.5.23 示波器探针的电气模型   24
1.5.24 21:1探针：   25
1.5.25 趋肤效应（skin effect）：在高频时导线表面附近的电流密度加大，而中心部分的电流密度减小。趋肤效应使得导线对高频信号的衰减增大。趋肤效应的频率与导体的材料有关。   25
1.5.26 对低频信号，电流流经电阻最小的路径；对高频信号，回流路径的电感远比其电阻重要，高频电流流经电感最小的路径，而非电阻最小的路径。最小电感回流路径正好在信号导线的下面，以减小流出和流入电流通路间的环路面积。   25
1.5.27 负载电容对上升时间的影响   26
1.5.28 直流匹配和交流匹配的功耗比较   27
1.5.29 电源系统设计原则   27
1.5.30 TTL和ECL的混合系统要注意   27
1.5.31 电源线上的电磁辐射防护   28
1.5.32 旁路电容的选取和安装：   28
1.5.33 连接器对高速系统的影响   28
1.5.34 总线：   31
2、电磁兼容性（Electromagnetic Compatibility）   32
2.1 关于电磁兼容性的基本原理   32
2.1.1下面的电路布局有什么问题？   32
2.1.2 走线可穿过回流平面的缝隙吗？No！   33
2.1.3走线的电感和电容   33
2.1.4接地的作用：   34
2.1.5 信号参考点应在何处接至基底(chassis)   35
2.1.6周期信号   36
2.1.7 EMC三要素   36
2.1.8共模和差模   38
2.1.9 减小噪声的措施   39
2.2 信号完整性――减小串扰和信号畸变   39
2.2.1   39
2.2.2 屏蔽   40
2.2.3 信号畸变   41
2.3 通过滤波减小直流电源噪声   41
2.3.1   42
2.3.2 If DC power planes can’t be used, then lumped decoupling capacitors must be sized and placed correctly.   42
2.3.3 多层PCB、表贴电容，串联电感在何处？   43
2.3.4 How to distribute DC power from a single supply to both analog and digital circuits?   43
2.4 元件放置与信号层分配   44
2.5 Reducing conducted & radiated emission & susceptibility   46
2.6 电路板EMC准则总结   48
2.6.1 Component Placement   48
2.6.2 DC Power Distribution   48
2.6.3 Routing of Signal Output and Return Paths   49
2.6.4 Signal Integrity – Reducing Crosstalk and Distortion   49
2.6.5 High Frequency Transmission Lines   50
2.6.6 Reducing Conducted and Radiated Emissions   50




高速数字电路及EMC设计
1. 高速数字电路设计
1.1何谓高速数字信号？
高速数字信号由信号的边沿速度决定，一般认为上升时间小于4 倍信号传输延迟时可视为高速信号。平常讲的高频信号是针对信号频率而言的。
设计开发高速电路应具备信号分析、传输线、模拟电路的知识。
错误的概念：8kHz帧信号为低速信号。
1.2微带线、带状线的概念
1.2.1微带线（Microstrip）


1.2.2带状线（Stripline）
         

1.2.3经验数据
对FR-4材料（εr在4.5~5之间）：75Ω微带线，w≈h；50Ω微带线，w≈2h；25Ω微带线，w≈3.5h。75Ω带状线，w=h/8；50Ω带状线，w=h/3。
1.2.4同轴线（coaxial cable）


       

1.2.5双绞线（twisted-pair cable）

1.2.6等间隔的电容负载的影响
  
传输线的有效阻抗和传输延迟将发生变化：

对单个负载电容的情况也可以这样计算。

1.3 常见高速电路
1.3.1 ECL（Emitter Coupled Logic）电路

特点：① 非饱和逻辑，克服扩散电容的影响，工作速度很高；
   ② 射极跟随器输出，驱动能力很强。
   ③ 高电平 -0.88V左右，低电平 –1.72V左右。
   ④ 根据速度不同有10K(包括10H)、100K(300K)、100M、100EL
     系列器件可供选用。  

1.3.2 CML（Current Mode Logic）电路
以Philips器件为例介绍其输入、输出

特点：① 低电压摆幅（200 ~ 400 mVpp），干扰、辐射小；
   ② 输入50Ω阻抗；
   ③ 地平面作参考电压（而ECL为-2V）；
   ④ 信号差分传输。
1.3.3 GTL（Gunning Transceiver Logic）电路

特点：① 低功耗；
   ② 工作频率可达100MHz或200MHz；
   ③ 电压摆幅小（VOLmax=0.4V,VOHmin=1.2V）
1.3.4 BTL（Backplane Transceiver Logic）电路


特点：① 驱动能力强，用于重负载背板（ IOL=100mA）；
   ② 工作频率小于75MHz；
   ③ 电压摆幅比TTL小（VOLmax=1V，VOHmin=2.1V）
1.3.5 TTL（Transistor Transistor Logic）电路
以ABT（Advanced BiCMOS Technology）为例。

特点：① 驱动能力强，IOH达32mA，IOL达64mA；高电平输出电阻约30Ω,
     低电平输出电阻<10Ω；
   ② 对于带阻尼输出（输出电阻33Ω左右），高、低电平电流均为12mA；
  ③ 速度快，上升时间在几ns范围，触发器翻转频率可达100MHz 以
   上。

1.3.6 模数转换电路—线接收器

特点：① 将模拟小信号转换为数字信号；
   ② 有不同速度级别的线接收器；
   ③ 注意输入信号的共模和差模范围。
1.4 常见电路匹配措施
1.4.1反射
传输过程中的任何不均匀(如阻抗变化、直角线)都会引起信号的反射，反射的结果对模拟信号（正弦波）是形成驻波，对数字信号则表现为上升沿、下降的振铃和过冲。这种过冲一方面形成强烈的电磁干扰，另一方面对后级输入电路的保护二极管造成损伤甚至失效。

一般而言，过冲超过0.7V就应采取措施。在下面的图中，信号源阻抗、负载阻抗是造成信号来回反射的原因。
  

在实际应用中，通过阻抗匹配、正确布线等措施来减小或消除信号反射。
1.4.2终端匹配
终端匹配的目的是使ρL尽量小或者等于0。
1.4.2.1 TTL电路的匹配
(1) 直流匹配

一般地，R1∥R2=Z0，
在非理想匹配条件下，可取R1∥R2=1.5Z0，既符合TTL电路的噪声容限，又可节省一定的功耗。
（2）交流匹配

一般取R、C串联阻抗值比Z0大一些以降低功耗。对于周期性不强的信号（如帧脉冲），不建议使用交流匹配。
1.4.2.2 ECL电路的匹配
（1）单端匹配方式1

R1∥R2=Z0，
(2) 单端匹配方式2

R=Z0
(3) 差分电路匹配

R=2Z0，R1要保证ECL输出电路的偏置电流。
对差分电路而言，一般要求两条信号线并行、等长走线，相距越近越好。这时由于线间耦合电容的因素，传输线阻抗的计算在把这种影响考虑进去。差分电路的匹配可以采用两个独立的单端匹配方式。
对于PECL电路，匹配方式相似，只是将-5.2V换成地，地换成Vcc即可。
1.4.2.3其它电路
对于GTL、BTL电路，由于采用的是开漏、开集输出的方式，因此负载电阻就是匹配电阻，接在相应的电源上即可。GTL电路是一种基于50Ω阻抗的设计，匹配时要结合信号幅度、偏置电压、耗合方式等综合考虑，没有统一规则。
1.4.3始端匹配
（1）   TTL电路

一般取R略小于Z0，由于在终端有一次全反射（ρL=1），在始端的
信号波形边沿有一个台阶，一般不要取这点的信号来设计电路。
（2）   ECL电路

R1 ≦ 5.23Z0 + 7Ω，R < 6.23Z0 – R1
（3）其它电路
不推荐使用始端匹配。

1.5 高速电路设计一般原则和调试方法
1.5.1同步逻辑设计
高速电路的最优设计，尽量利用一个同步系统时钟产生各种逻辑，尽量避免依赖于时延来设计系统，避免采用异步逻辑。
1.5.1.1复接电路举例
8:1的同步复接器
  
设计思路：① 同步load；② 同步移位。



根据上述思路，可以构成下面的基本单元：
将8个这样的功能单元首尾串接，就可以实现同步复接功能。
注意：① LOAD信号必须由复接时钟产生；
   ② LOAD信号为1/8占空比的脉冲信号；
③ 不建议用复接时钟下降沿产生LOAD信号；
   ④ 利用分频器的触发器固有延迟和二选一组合逻辑的延迟，即可保
     证复接电路的时序正常。

1.5.1.2分接电路举例
1∶4的同步分接器
  
设计思路：① 同步移位；② 同步分接。

注意：① 所有的电路——定时、移位、分接均由同一高速时钟CK产生或控
     制；
   ② CE（时钟使能）与复接电路的LOAD信号类似，为1/4占空比的
     脉冲信号；
   ③ 不建议使用时钟信号的下降沿。
1.5.1.3组合逻辑
影响时序的一个重要因素。
1.5.2了解选用器件的输入、输出结构，选用恰当的匹配电路；在考虑节省功耗，电路又能容许的情况下，可适当地引入失配。
1.5.3对极高速率（300MHz以上）的信号，一般建议选用互补逻辑，以降低对电源的要求。
1.5.4了解每一根高速信号电流的流向（电流环）
1.5.5信号的布线、电源和地层的分割，是否符合微带线、带状线的要求？高速信号要有回路地相配（不是屏蔽地）
1.5.6电源滤波
1.5.7对很高速度的信号要估算其走线延迟。
1.5.8在满足速度要求的前提下，尽量选用工作速率低的器件。
1.5.9差分线尽量靠近走线
终端匹配元件一定要放在最靠近传输线末端的地方。
集总参数电路，增加阻尼、降低Q值可防止振荡。
1.5.10测试方法：选择有50Ω输入的高速示波器，一般自制一个探头，测量点应尽量靠近所观察的位置或者需要该信号的实际位置。一般不建议测输出端的信号波形，与实际使用的位置有一定差别。
1.5.11 ringing, crosstalk, radiated noise —— 数字系统的三种噪声
1.5.12数字信号的绝大部分能量（功率谱密度）集中在fknee之内
fknee     ( tr: 10%~90%上升时间)
因此电路在超过fknee的频率范围对数字信号的影响甚小，在低于fknee的范围要求电路有平坦的响应，以保证理想的波形。
1.5.13 延时：FR4 PCB，outer trace: 140~180 ps/inch   inner trace: 180 ps/inch
1.5.14 集总参数与分布参数系统
上升沿长度  
线长小于1/6上升沿长度时视为集总参数系统，否则为分布参数系统。
1.5.15 互感、耦合电容的作用（干扰）
  

1.5.16 ECL电路的上升时间、下降时间的计算

tr = 2.2RE•CL （RE：等效射极串联电阻，7Ω；CL：负载电容）


，  
VT = -5.2V时，tf = 0.164RPD•CL
VT = -2V时，tf = 0.987RPD•CL
1.5.17 在数字系统中，耦合电容引起的串扰比起互感引起的串扰要小。
1.5.18 传输通道包括器件封装、PCB布局、连接器，至少在fknee的范围内要有平坦的频响，以保证信号不失真，否则信号在收端可能会遇到上升时间劣化、过冲、振铃、lump等现象。
1.5.19 阻容负载对电流变化的作用

，  
电阻上  
电容上  
互感串扰中电流的影响，反比于上升时间tr。
例：TTL驱动50pF负载，设△V=3.7V, tr=2ns,
ECL驱动50Ω负载，设 △V=1V, tr=0.7ns,
1.5.20 噪声容限（noise immunity）：以10H189器件为例

为什么需要容限？容限是为了补偿数字信号在实际系统中不够理想的传输和接收。若没有适当的容限，系统在下述信号畸变的场合将不能工作：
1、直流电流在不同器件的地间形成电位差，因此发送、接收器件的参考地有电位差；
2、高速回流电流在地通道的电感上产生压降，引起器件间电位差；
3、邻线上的信号通过电容耦合或互感引入串扰，叠加到接收信号上；
4、振铃、反射、长线使信号畸变；
5、某些器件的阈值电压是温度的函数。
对高速系统，2～4项表现尤为突出

对10KH器件为17.8％，对74AS器件为9.1％，可见ECL比TTL器件有更好的噪声容限。
1.5.21 地反弹（ground bounce）


由于输出的开关引起的内部地参考电压的偏移称为地反弹。地反弹电压VGND和输出电压相比较小，因此对发送信号影响不大，主要影响接收，相当于叠加在输入信号上的一个噪声信号。若有多个输出同时开关，则噪声电压将增加若干倍。
几种封装的引线电感：
         减小地反弹的办法：①降低开关速度；②封装时增加地引线；③对功率级另
         外分配电源脚；④对输入电路分配一个地参考引脚；⑤差分输入。
1.5.22 寄生电容Stray Capacitance的影响：对于高输入阻抗电路影响尤为严重
相邻管脚间电容：PIP14――4pF，PLCC68――7pF。
1.5.23 示波器探针的电气模型


，   (RS太小时会引起频响曲线出现尖峰)
Q=1，16％过冲；Q＝2，44％过冲；Q<0.5，无过冲（指阶跃响应）。
地环的影响：上升时间加长，拾取寄生信号（互感）

实际上升时间 （tr：信号上升时间，τ：测量电路时间常数）

1.5.24 21:1探针：
由于增加了1KΩ输入电阻，上升时间减小，加大电阻时会为得更小。其受到的限制是电阻上的旁路电容，在高频时会引入不必要的功率至同轴线，解决办法是采用下面的网络，获得平坦的频响（商用示波器探头采用这一技术）：

1.5.25 趋肤效应（skin effect）：在高频时导线表面附近的电流密度加大，而中心部分的电流密度减小。趋肤效应使得导线对高频信号的衰减增大。趋肤效应的频率与导体的材料有关。
1.5.26 对低频信号，电流流经电阻最小的路径；对高频信号，回流路径的电感远比其电阻重要，高频电流流经电感最小的路径，而非电阻最小的路径。最小电感回流路径正好在信号导线的下面，以减小流出和流入电流通路间的环路面积。



，K取决于信号上升时间和干扰段长度，这里讲到的干扰指互感引起的磁干扰，电容耦合引起的干扰可忽略。
1.5.27 负载电容对上升时间的影响

阻抗匹配时R1＝Z0，RC时间常数为 （C为输入寄生电容），RC滤波器的上升时间为 ，B点的信号上升时间为：
  
但若减小传输线的长度时，在B点所观察到的线阻抗将降低，这样会使得B点的信号上升速度加快。

对源端匹配的情形，RC时间常数为Z0C，上升时间t1=2.2Z0C，因此上升速度比终端匹配要慢。源端匹配由于可做到0反射系数，因此可获得一个平坦的频响。
1.5.28 直流匹配和交流匹配的功耗比较

如果驱动信号高、低电平的时间大致相等（DC－balanced），那么电容C上的平均电压处于高、低电平中间，负载功耗：

而对于直流匹配：

额外消耗的功率直接从Vcc经过R2、R3流到地。
1.5.29 电源系统设计原则
1、芯片间使用低阻抗地连接（通常是地平面）；
2、不同芯片的电源脚间的阻抗也应尽量小；
3、电源和地之间应当有低阻抗通路（旁路电容或平面间的电容）。
  (A: inch2, d: inch, C: pF)
1.5.30 TTL和ECL的混合系统要注意
1、使TTL信号和ECL信号线相距一定距离（至少8倍于线离地平面的高度），减小直接串扰；
2、若使用＋5V于TTL，-5.2V于ECL，一定要加一个地平面，这样TTL噪声泄漏到ECL系统的机会就很小；
3、若使用+5V于TTL和ECL，这不是ECL电路的最优工作电压，但可以工作。最好将+5V平面（非地平面）一分为二，使PCB分割为TTL和ECL的不同区域。进入板内的电源应在TTL侧。注意不要有长线穿越两个+5V区域的边界。在两个+5V平面用电流容量足够大的1μH电感串接，这可以减小TTL噪声进入ECL系统。
4、两部分间用差分信号传输，可获得最大可靠性。
1.5.31 电源线上的电磁辐射防护
1、用旁路电容限制电路板上交流电流的泄漏；
2、在电源线上串接共模扼流圈（common mode choke）以抑制流经线中的共模电流；
3、布线靠近，减小磁辐射面积；
4、将电源线用金属屏蔽体盖住，其每端都接至底座地（chassis ground）。
1.5.32 旁路电容的选取和安装：
每个电容都包含一个寄生串联电感，称为lead inductance, package inductance或者mounting inductance。每个电容还包含一个寄生串联电阻，称为等效串联电阻ESR（equivalent series resistance）。
0805封装的电感比1206线电感小，1206大概在1nH左右。
安装表贴电容时，使用大的过孔或多个过孔，且过孔到电容间的连线应尽量短、粗。
1.5.33 连接器对高速系统的影响
互感――引起串扰
串联电感――减缓信号的传播，产生电磁干扰（EMI）
寄生电容――减缓信号传播。
互感的影响：

由于电流通路X、Y、Z混叠（overlap），X通路的磁场会在Y、Z通路感应出噪声电压。连接器Pin间的寄生电容也会引入噪声，但比起互感引入的噪声要小。在输出端用RC电路可减小上升时间，抑制噪声。而在接收侧放电容，驱动器开关时会增加流过连接器的浪涌电容（Surge Current），情况反而变糟。

（a：信号X与Y间距 b：信号Y与地线间距 c：信号X与地线间距
D：连接器PIN直径 H：连接器PIN长度 LX，Y：X、Y间环路互感，nH）
方程中第二项（地线项）较大。不难看出，减小X、Y与地线间距有助于减小互感。对于多个地回路的情形：

这里有两个信号环路G1、G2，流经连接器D的高速回流信号取决于两个环的电感之比：

而在低频的情况下，回流取决于环路间的电阻之比。一般而言，环路G1比G2小得多，所以流经D的电流占很小的比例。但即使对小面积的环路，也会面临辐射的问题。在30MHz以上，FCC和VDE对辐射的限制为100μV/m（在离设备3m处测得）：

（E：辐射电场V/m，A：环路面积inch2，Ip：峰值电流A，tr：上升时间S，FCLOCK：时钟频率Hz）
减小连接辐射的一些有效规则：
   在连接器B上多安排地，减小信号与地的间距，以减小连接器B上的有效辐射环路面积；
   在连接器B上增加地同时也将减小连接器B的电感，这将减小流经其它环路的电流；
   连接器尽量靠近；
   在板A、C的边沿连续用地连接，以提供低阻抗回流通路；
   使用可能低速的驱动器件。
1.5.34 总线：
在点对点的应用中，连接器的串联电感影响其性能。
而在多点应用中（multidrop bus），多个连接点的寄生电容的积累效应而非源端连接器的串联电感影响传送信号。在这种情况希望连接器寄生电容越小越好，哪怕换来的代价是电感加大。



电容由几部分构成：①连接器pin-to-pin电容；②走线电容Cper inch=Td/Z0，（Td：延迟ps/inch）；③驱动器、接收器电容。驱动器处于三态时的电容很大，但因为驱动级的大晶体管在关断时有很大的寄生电容，许多供应商往往不提这项指标。
如果没有速度的要求，可考虑源端接方式（source-terminating）。每个三态门用一个电阻连至总线，接收器可直连至总线，背板上不需要终端电阻。若信号上升时间比传播时间长，总线可视为集总电路元件（lumped-circuit element），这时没有有害的反射，源电阻缓慢对总线的集总电容充电，这里讲的源端电阻与源端匹配不同，源端匹配的源电阻等于线阻抗，但只适于点对点的连接。而对多点的情形，没有防止反射的合适电阻，信号总会在总线两端来回反射，一般取源电阻大于线阻抗。

2、电磁兼容性（Electromagnetic Compatibility）
2.1 关于电磁兼容性的基本原理
2.1.1下面的电路布局有什么问题？

！应当清楚每个关键信号电流的输出和回流通道。
！电流流经最小阻抗（Z=R+jX）而不是最小电阻的路径。
！一般走线，频率>3KHz，电抗>电阻。
！自感随环路面积的增加而增加


！对f>10KHz，电流流经的路径为最小阻抗→最小电抗→最小电感→最小环路。

2.1.2 走线可穿过回流平面的缝隙吗？No！

2.1.3走线的电感和电容

为什么导线对电感最大？


。

2.1.4接地的作用：
①为人员和设备的安全；②提供一个信号电压参考。
！每个电流需要一个回流通道而不是一个地。信号地≠信号回流。

这是单点接地吗？

这里的单点接地有没有问题？



2.1.5 信号参考点应在何处接至基底(chassis)

接地的作用：①降低输出线上的共模电压VCM；
       ②减小对ESD的敏感（susceptibility）；
       ③减小电磁辐射。

2.1.6周期信号

最大脉冲频率 或20×基频
tR=1ns, fmax=318MHz。
尺寸<λ/20   尺寸>λ/20
集总电路   分布电路
不需匹配   可能要匹配
不要控制Z0   需控制Z0
EM辐射小   可能有EM辐射
2.1.7 EMC三要素
2.1.7.1干扰源→能量耦合机理→敏感系统
2.1.7.2耦合机理：
     传导（连线――电源线，共用线）
     电场（电容耦合）→近场
     磁场（互感耦合）→近场
电磁场（辐射）→远场

   传导耦合：

   磁耦合：开关电流与环路间互感引起

   电容耦合：由开关电压、耦合电容、高阻电路引起

   EM辐射：由高频源和天线引起

2.1.7.3 减小电磁辐射的措施：
   减小RF源强度（高速信号差模滤波）
   减小天线上的共模电流（减小DM向CM的转化）
   减小天线长度

后者比前者辐射大。应使RF源位于天线末端。
   使所有金属结构在同一RF电压
n×半波长＝电路＋电缆长度时，辐射最强！
2.1.8共模和差模

通过阻抗平衡可减小CM能量向DM能量的转化。

模式选择滤波器：差模穿通，共模阻塞

幅度选择滤波器：

负载阻抗决定的串联或旁路滤波器：

电感、电容的变化：

旁路滤波元件的选取：

2.1.9 减小噪声的措施
①minimize bandwidth (filtering);
②use layout to provide self shielding;
③use balanced circuits (ex. diff. receivers)
2.2 信号完整性――减小串扰和信号畸变
2.2.1

地反弹：是一个IR还是MdI/dt的问题？
2.2.2 屏蔽

一般规则：Self shielding occurs when the return current is allowed to surround the outgoing current.

减小串扰的截面和导线布局：

将屏蔽导线用作信号回流线：

绞线对减小互感：


磁屏蔽：
shunting—change flux path with a high μ material
reflection—create opposing flux with eddy currents

2.2.3 信号畸变
信号畸变的形状可能包含了问题的原因：
Ringing indicates excessive inductance.
Rounding indicates excessive capacitance.

ringing→underdamped→L>R2C/4
rounding→overdamped→C>4L/R2
例：R=10Ω, C=20PF，则L>0.5nH引起振铃。
高速传输线概念：
“electrically long” means length > λ/20 or propagation delay > tr/4
例：1ns上升时间，则线长大于5cm时需要匹配。
2.3 通过滤波减小直流电源噪声
EMC for a PCB is most affected by the Z0 of the DC power bus.
2.3.1

：
Z0<0.1Ω，excellent; Z0≈1Ω, good; Z0≈10Ω, bad;
Z0>100Ω, unacceptable.

2.3.2 If DC power planes can’t be used, then lumped decoupling capacitors must be sized and placed correctly.

                            
Cmax: fser.res.≈fmax,
一般规则：
maximize the distributed capacitance in the DC power bus.
minimize the series inductance of lumped decoupling capacitors.
2.3.3 多层PCB、表贴电容，串联电感在何处？

Preferred location for decoupling capacitor:
①on the silicon chip;
②inside the IC package;
③directly above or below the IC package;
④built into the DC power & return planes;
⑤on the surface of the circuit board.
PCB DC power bus decoupling frequency and path of various currents:

2.3.4 How to distribute DC power from a single supply to both analog and digital circuits?
1. use only low impedance bus?(one power and one return plane).
2. use two separate low impedance buses? (two power and two return planes)
3. use one shared return plane and two separate +VDC distribution planes or traces?

2.4 元件放置与信号层分配
模拟、数字混合PCB布局

元件布放原则：
①Laterally segregate components by the DC Voltage they use. Do not allow different DC voltage planes(+5 & ±15) to overlap.
②Components using multiple DC voltages (ex.A/D) must straddle the boundary between different voltage areas.
③Keep all connectors on the same edge of the board.

Can low level and high level circuits share a common current return plane?
Yes, but their currents and magnetic fields must not overlap.

对f<10kHz，将低电流和高电流的回流通道隔开。

为什么数字输出会振铃？
多层PCB 的分层安排：



2.5 Reducing conducted & radiated emission & susceptibility
磁辐射的证明：

传导和辐射发射噪声的原因：

DM电流驱动辐射举例：（高速信号和I/O信号间的磁耦合）

规则：
   All low frequency (kHz) I/O lines need HF(MHz) decoupling to the signal return (ground) at the connector to reduce VDM.
   The signal return (ground) needs a HF(MHz) connection to the metal chassis at the connector to reduce VCM.
注意：Electrically unconnected (floating) metal can increase capacitive coupling and EM radiation, typical examples: heat sinks, mechanical parts, unused wires, crystal cans, capacitor cans.
DM电压驱动辐射：

减小DM电压推动辐射措施：
   减小DM电压
   减小DM带宽（增加tr）
（加RC滤波）
   减小电容耦合
（屏蔽）
   减小电缆上的ICM
（在连接器处将PCB与金属盒短接）
（连接器上加旁路电容C）
（连接器上串电感L）
屏蔽电缆可能比非屏蔽电缆辐射更强，与屏蔽体的接法有关。

Where should shield be connected? On side of RF source opposite cable.
2.6 电路板EMC准则总结
2.6.1 Component Placement
   Place components on the board before determining connector pin assignments.
   Let the circuit board layout dictate the connector pin location and function assignment.
   Divide the circuit board into different DC voltage areas (12 VDC area, 5 VDC area, etc.).
   Laterally segregate components based on the DC voltage that they use.
   Do not allow different DC voltage planes to overlap one another.
   Components using multiple DC voltages must straddle the boundary between the different voltage areas.
   Keep all connectors on the same edge of the board.
   Keep MHz circuits away from connectors. Do not allow MHz circuits to be located between connectors.
   Keep all I/O drivers very close to the connector. Avoid letting the I/O lines come too far onto the board.
   Provide space for shunt capacitors on all I/O lines.
   Locate components to minimize the length of high speed clock lines.
2.6.2 DC Power Distribution
   Do not allow different DC voltage planes to overlap one another. For example the +5V and +15V planes should not overlap. Bipolar DC voltage planes, such as +15V and –15V, should overlap.
   Maximize the distributed capacitance in the DC power bus. Ideally, use parallel power and return planes with a Z0 < 1Ω.
   Minimize the series inductance of any lumped decoupling capacitors. For boards with power and return planes, this inductance is caused by the traces and vias that connect the capacitor to the planes.
   Provide at least one decoupling capacitor (1-100nF) for each integrated circuit DC power pin. Provide bulk decoupling (μF) where the DC power comes onto the board and at the output of each voltage regulator and DC-DC convertor.
   For boards with power and return planes, the integrated circuits share all the decoupling capacitors on the board.
2.6.3 Routing of Signal Output and Return Paths
   Current takes the path of least impedance. Above 10kHz this usually means the smallest loop area path.
   All critical signals (DC power, high frequency, large amplitude or small amplitude) need a closely located return path. Prefer signal and return traces < 0.1” apart.
   Treat all critical signals as current loops. Check each critical loop area before the board is built.
   The return (ground) plane may require gaps to control the path of kHz currents. Do not use gaps to control the flow of MHz currents.
   No trace should be permitted to cross any gaps in the return plane.
   A small loop area is more important than short trace lengths.
   The spacing between any trace and the board edge should not be less than the spacing to the return plane.

2.6.4 Signal Integrity – Reducing Crosstalk and Distortion
   Self shielding occurs when the return current is allowed to surround the outgoing current, as in a coaxial cable.
   Traces on adjacent layers should be oriented perpendicular to one another.
   Ringing may indicate excessive wiring inductance.
   Rounding may indicate excessive capacitance.
   Unintended sharp transitions in signal level may indicate reflections due to impedance mismatches.
   Separate high current, low frequency (kHz) return paths (ground) from low current return paths. Connect the high and low current returns together at only one point.
   Connect “guard traces” to the return plane on both ends so that the traces can serve as additional signal return paths.
   Do not allow any electrically floating metal.
   Connect all metal fill areas to the return plane.
   Connect all unused integrated circuit gate inputs to either return (ground) or +VDC.
2.6.5 High Frequency Transmission Lines
   A trace may need to be treated as a transmission line when trace length >
  λ/20, or propagation delay > (pulse rise time)/4.
   Use a Z0 > 40Ω to minimize the drive current and a Z0 < 120Ω to reduce emission and susceptibility.
   Unintended sharp transitions in signal level may indicate reflections due to impedance mismatches.
   The time delay for the arrival of a reflection may indicate the distance to the impedance mismatch.
2.6.6 Reducing Conducted and Radiated Emissions
   Keep all metal structures at the same RF voltage.
   Do not use gaps in the return plane, except to control the location of low frequency (kHz) currents.
   Do not allow any traces to cross any gaps in the return plane.
   Most low frequency (kHz) I/O lines need HF(MHz) decoupling to the signal return (Ground) at the connector to reduce VDM applied to the cable.
   The circuit board signal return needs a HF (MHz) connection to any surrounding metal chassis at the connector to reduce VCM applied to the cable.
   Use the longest rise time possible for all pulse signals.
   Use logic families that are no faster than necessary.
   Use the lowest clock frequency possible.
   Keep all clock lines as short as possible.
   Tightly control the loop area of all high speed signals.
   Do not split or gap the return plane under any connector.
   For filter capacitors to be effective near 100MHz, essentially zero lead length is required. An “X” style lead connection may be necessary for a shunt capacitor.

mars

怎么这么乱啊！哥哥~~~~

yuxuan-522

太深奥了！！

szhyk

为啥不把书发上来呢？

terry09

什么东西啊