求助，差分时钟线应该怎么考虑EMC？

饮泉无水

  之前没用过差分的时钟线，不知道应该怎么处理来降低其辐射，是CPU到DDR的时钟线，请大家给点意见，谢谢！ [s:10]

jiangweiamo

看我写的DDR的设计。

会对你有所帮助。

饮泉无水

谢谢，在终端并联匹配了一个电阻就解决了，你那个DDR的文章在哪？我没权限搜索，能否明示一下，AMO? [s:24]

jiangweiamo

http://www.emcstudy.net/read-htm-tid-3339.html.

你并联的电阻 不能过大

一般在100~200之间选 ，这跟你的DDR的阻抗 有关，还根据你的DDR的时钟上拓扑结构相关！

norman2799

阻抗是PCB中传输平衡问题，否则就会转化为共模问题，很麻烦

xspartan

补充几句

1。cpu到ddr这个差分是伪差分  不是真正意义的差分信号
2。并电阻到地是为了实现阻抗的全匹配，理想匹配就不存在数据的反射了，此类高速单端信号都是采用一次入射切换方式来工作的这就是为什么SSTL-II规范中会有一个50欧并联电阻的原因，
3。个人感觉这里应该是不存在差摸至共模变换这个问题，理由同1。