最近做过DDR的同志来看看~

amo

  大家对DDR有什么好的建议。

你在改EMC的时候碰到什么样的问题了？

guidline上都会写，DQS  DM信号  4W原则。

data address 都需要走同一层。

我碰到的问题是这样：DDR部分，开机上电时，主频不超标。

                 打开整个数据链路，主频上会跌加大量数据，导致超标！！

欢迎发表观点！！

如果有人量过具体的信号波形，请给俺贴上来。

俺做个比较，看看俺的东东是不是不正常~~~

xunzhaoziwo

hey, amo
我们实验室测试DDR，DDR2，DDR3的SI和protocal
你描述的DDR问题能不能说清楚写呢？
我们可以共同讨论这个EMC问题
按照我们的经验来看，DDR部分如果按照design guide设计，那应该不会有大问题。
如果有问题，那么板层堆叠，layout规则或者PCB参数可能有问题。

amo

最近，针对此问题，又做了一些改动~~
如果有效果，我会总结一些DDR设计方面的注意事项~~

我问任何一个人，我要说EMC有问题，他们第一反应是不可能，认为他线足够短，不应该有问题。
而且按照guidline来做，就可以了。

要知道guideline的东东并不能完全做到的，最主要的源是CPU出来的，而并非DDR本身有什么问题。

CPU我不可能做的太多，我只能针对layout及原理部分做些改动。

更主要的是我的产品是终端产品，是塑料壳，不是铁壳，而且是6层板，许多线要参考电源层，要想回流100%OK是不可能的~~

实际上，当我的流量一般的时候，RE是没问题的，但流量到了一定程度，在原有的时钟信号上会叠加数据信号，这样抓QP时，只有少许。

楼上的兄弟，要是有什么心得，可以贴出来，我们一起讨论 一下！

PS：据我所知，现在在终端产品上用DDR的不多，PC除外。所以没经验呀~~最痛苦的是裸板要过class B呀~~

xunzhaoziwo

引用第5楼amo于2007-01-06 14:40发表的“”:
最近，针对此问题，又做了一些改动~~
如果有效果，我会总结一些DDR设计方面的注意事项~~

我问任何一个人，我要说EMC有问题，他们第一反应是不可能，认为他线足够短，不应该有问题。
而且按照guidline来做，就可以了。
.......

裸板要过Class B确实够难度，而且是塑料机壳，没有一点儿保护了。
DDR谈不上经验，只是知道如何解决一些实际的问题而已。
我们是做PC产品的，严格按照design guide，主要的问题出在clock的phase jitter上。
如果是线长的原因。不知道amo有没有考虑到CPU上封装的走线长度，我们在TuneDDR和FSB的走线的时候这些线长也是非常注意考虑在内的。

pwm

唉，大伙讨论的我都看不懂，我对“DDR”的认识，就紧紧局限于内存条了。
看来，扩大知识面是必须的呀~~

amo

这颗CPU的布局是有问题的，他的DDR总线的整个扇出，不整齐。

按照惯例，DDR的每组数据线都会集中在一个区域，这要样在layout时可以保证同一层走线一起扇出。

我的CPU根本就做不到这一点，这就是我痛苦的地方，我只能尽量保证每一组线回流正常，不能保证同一组线同时参考一个参考平面。

6层板中，有一些线必然要参考电源层，这时候问题会多一些。所以我已着手去做8层板。

最后来说CPU的走线，这个CPU是个新的东东，目前只有我们一家在大量用，别的都是小公司在抄我们的方案在做，有没有成功，我们不说。他的走线，即使有问题，我如何提呢，拿不出证据，再说，即使有证据，我也拿他没办法，因为这个CPU的方案是我们必须的，无论是成本，还是功能。没有第二家在做，所以更加痛苦。不知道兄弟你有什么好办法。你在说线长，是不是说我的阻抗会有所变化？？如果是，我倒要注意一下，至少可以在layout时适当减少尺寸。

PS：最近的心得，DDR每一组数据线  DQS  DM 走在一起。同时DQS DM不用排阻。