半導體靜電放電技術

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  表 1-2 積體電路產品的 ESD 規格 互補式金氧半(CMOS)積體電路,元件的尺寸已縮減到深次微米(deep-submicron)階段;
克服所謂熱載子(Hot-Carrier)問題而發展出LDD (Lightly-Doped Drain)製程與結構;
為了降低CMOS元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發展出Silicide製程;
為了降低 CMOS元件閘級的寄生電阻 Rg，而發展出 Polycide 製程 ;
在更進步的製程中把Silicide 與 Polycide 一起製造，而發展出所謂 Salicide 製程;
  CMOS 元件因為上述先進的製程技術以及縮得 更小的元件尺寸，使得次微米CMOS積體電路對靜電放電(Electrostatic Discharge ESD)的防護能力下降很多.但外界環境中所產生的靜電並未減少，故CMOS積體電路因ESD而損傷的情形更形嚴重.
例如,當一常用的輸出緩衝級(output buffer)元件的通道寬度(channel width)固定在300 微米(mm)，
用2微米傳統技術製造的NMOS元件可耐壓超過 3千伏特(人體放電模式)；
用1微米製程加上LDD技術來製 造的元件，其ESD耐壓度不到2 千伏特；
用 1 微米製程加上 LDD 及 Silicide 技術來製造的元件，其 ESD 耐壓度僅約1 千伏特左右而已.
  表 1-2 積體電路產品的 ESD 規格
     人體放電模式 (Human-Body Model)    機器放電模式 (Machine Model)    元件充電模式 (Charged-Device Model)
Okay    2000V    200V    1000V
Safe    4000V    400V    1500V
Super    10000V    1000V    2000V
  因ESD產生的原因及其對積體電路放電的方式不同， ESD目前被分類為下列四類:
(1) 人體放電模式 (Human-Body Model, HBM)
(2) 機器放電模式 (Machine Model, MM)
(3) 元件充電模式 (Charged-Device Model, CDM)
(4) 電場感應模式 (Field-Induced Model, FIM)
本章節即對此四類靜電放電現象詳加說明，並比較各類放電現象的電流大小
人體放電模式(HBM)的ESD是指因人體在地上走動磨擦或其他因素在人體上已累積了靜電，當此人去碰觸到IC 時,人體上的靜電便會經由IC的腳(pin)而進入IC內,再經由IC放電到地去,如圖2.1-1(a)所示。
此放電的過程會在短到幾百毫微秒(ns)的時間內產生數安培的瞬間放電電流,此電流會把IC內的元件給燒毀.
   不同HBM靜電電壓相對產生的瞬間放電電流與時間的關係 顯示於圖2.1-1(b)。對一般商用IC的2-KV ESD放電電壓而言，其瞬間放電電流的尖峰值大約是1.33 安培。
  因為大多數機器都是用金屬製造的,其機器放電模式 的等效電阻為0Ω，但其等效電容定為200pF.
由於機器放電模式的等效電阻為0，故其放電的過程更短,在幾毫微秒到幾十毫微秒之內會有數安培的瞬間放電電流產生.
有關2-KV HBM與200-V MM的放電電流比較，顯示於圖2.2-2中.
雖然HBM的電壓2 KV比MM的電壓200V來得大，但是 200-V MM的放電電流卻比2-KV HBM的放電電流來得大很多，因此機器放電模式對IC的破壞力更大.
在圖2.2-2中,該200-V MM的放電電流波形有上下振動(Ring)的情形,是因為測試機台導線的雜散等效電感與電容互相耦合而引起的.
  此放電模式是指IC先因磨擦或其他因素而在IC內部累積了靜電,但在靜電累積的過程中IC並未被損傷.此帶有靜電的IC在處理過程中,當其pin去碰觸到接地面時,IC內部的靜電便會經由pin自IC內部流出來,而造成了放電的現象.
此種模式的放電時間更短,僅約幾毫微秒之內,而且放電現象更難以真實的被模擬.
因為IC內部累積的靜電會因IC元件本身對地的等效電容而變;
IC擺放的角度與位置以及IC所用的包裝型式都會造成不同的等效電容.
由於具有多項變化因素難定,因此,有關此模式放電的工業測試標準仍在協議中,但已有此類測試機台在銷售中.
  FIM模式的靜電放電發生是因電場感應而起的.
當 IC因輸送帶或其他因素而經過一電場時,其相對極性的電荷可能會自一些IC腳而排放掉,等IC通過電場之後,IC本身便累積了靜電荷,此靜電荷會以類似CDM的模式放電出來.
有關FIM的放電模式早在雙載子(bipolar)電晶體時代就已被發現,現今已有工業測試標準.
在國際電子工業標準(EIA/JEDEC STANDARD) 中,亦已對此電場感應模式訂定測試規範 (JESD22-C101),詳細情形請參閱該工業標準。
在了解靜電放電的模式後,正本清源的工作只做了一 半,接下來
必需了解靜電放電如何影響IC內部,而靜電放電電流如何在IC中流竄是有一脈絡可循,針對各pin間做交叉放電分析是最基本的測試方式,但並非胡亂交叉測試就能得到結論,必需有一套正確而快速的測試方法做為測試的準則.
IC對靜電有一定的承受能力,想得知IC的靜電耐受力,在做測試分析時需有一套正確的判斷標準,否則光有測試方法而無判讀方法也徒枉然.
3.1.2 Pin-to-Pin的靜電放電測試
靜電放電可能出現在IC的任何兩隻腳之間,若該兩 隻腳之間無直接的相關電路,唯一共同使用的是VDD與VSS電源線相連接.
ESD發生在不相干的兩支IC腳之間時,靜電放電電流會先經由某部份的電路跑到VDD或VSS電源線上,再由VDD或VSS電源連接線跑到另一支IC腳,再由那支IC腳流出IC之外.
若每一IC的每兩腳之間都要做測試,那麼一顆40 pin的IC便要有1560種排列組合的ESD測試,這太浪費測試時間.
因此,改良式的測試方法如圖3.1-2所示,即所謂的Pin-to-Pin 測試.在該Pin-to-Pin 測試組合中亦由於靜電放電的正負極性而分成兩種測試模式 :
3.1.5 CDM的靜電放電測試
由於元件充電模式(CDM)的靜電放電機制與前述的 HBM及MM 放電機制不同,因此CDM的靜電放電測試如圖3.1-5所示.
首先,靜電電壓被充入該積體電路的基體之中,並儲存在其基體之中,為避免充電過程造成IC損傷,因此充電電壓必須經由一高電阻值(10MΩ以上)的限流電阻對IC基體充電.
對P型基體之IC而言,VSS腳位是含連接到其基體,因此該充電電壓是經由該限流電阻對IC的VSS腳充電.
當IC充電之後,IC本身即便帶有正極性的或負極性的電壓,該IC的其他腳位(包括Input,Output,I/O,以及VDD腳位)再分別接地放電,以完成CDM的靜電放電測試.
由腳位接地放電的方式,CDM又可分為socketed以及non-socketed兩種,
其中socketed的CDM放電是指該腳位接地放電時是經由IC插座與relay開關而接地的.
而non-socketed的CDM放電是把帶電的IC在浮接狀態下,經由放電探棒(discharge bar)而直接接地放電.這兩種放電方式的CDM測試機台都已有商業產品在銷售.
在每一測試模式下,IC的該測試腳先被打上(Zap)某一 ESD電壓,而且在同一ESD電壓下,IC的該測試腳必須要被Zap三次,每次Zap之間的時間間隔約一秒鐘,Zap三次之後再觀看該測試腳是否己被ESD所損壞,若IC尚未被損壞則調昇ESD的電壓,再Zap三次.
ESD電壓由小而逐漸增大,如此重覆下去,直到該IC腳己被ESD所損壞,此時造成IC該測試腳損壞的ESD測試電壓稱為『靜電放電故障臨界電壓 (ESD failure threshold)』.
  如果每次調昇的ESD測試電壓調幅太小,則測試到IC腳損壞要經過多次的ESD放電,增長測試時間;
若每次調昇的ESD測試電壓太大,則難以較精確測出該IC腳的ESD耐壓能力.
因此,有一測試經驗法則如表3.2-1所示,當ESD測試電壓低於1千伏特時,每次ESD電壓增加量為50V(或100V);當ESD測試電壓高於1千伏特時,每次ESD電壓增加量為100V(或250V).而ESD測試的起始電壓則從平均ESD故障臨界電壓的70%開始。
  例如，某一IC的人體放電模式(HBM) ESD耐壓大概平均在2000V左右,
那麼起始測試電壓約為1400V開始.測試時,1400V的ESD電壓 Zap到IC的某一腳去(相對的VDD或VSS腳要接地),測三次1400V的ESD放電;
若該IC腳尚未被損壞,則調昇ESD電壓到1500V,此1500V的ESD電壓再打到該IC腳三次;
若該IC腳尚未被損壞,則再調昇ESD電壓到1600V,依此類推,直到該IC腳被靜電放電所損壞為止.
我們來估算一下,一顆40pin的IC(38支I/O,1支VDD,1支VSS),其人體放電模式(HBM)自1400V 測到2000V,每次ESD電壓增加量為100V的情形下,所要測試的次數:
每一測試腳在變化ESD電壓之下的Zap次數= [(2000-1400)/100+ 1] ×3=21次;
每一支Input/Output腳的測試組合 = 4種 (如圖3.1-1所示);
38支Input/output腳的總測試次數=38支×4種×21次= 3192次;
Pin-to-Pin 靜電放電測試(如圖3.1-2所示)之次數=38支×2種×21次=1596次;
VDD-to-VSS靜電放電測試(如圖3.1-3所示)之次數=1支×2種×21=42次;
故該40腳位IC的ESD(1400~2000V)總測試次數= 4830次
由上述的簡單估算可知,
一具有40腳位的IC,只從1400V測到2000V,每一次電壓調昇100V,則要4830次的ESD放電測試.
而在實際情形,IC腳的耐壓度可能每一支都不相同,要真正測出每一支腳的ESD耐壓程度,則所需測試次數會遠超過上述的數字.
因此適度放寬每次ESD電壓調昇的幅度(自100V→250V)可以減少測試的次數及時間.
以上所談的ESD測試次數是指HBM測試,若該IC也要做MM以及CDM的ESD測試,則還要再加上MM及CDM的ESD測試次數。
  IC經由ESD測試後，要判斷其是否已被ESD所破壞,以便決定是否要再進一步測試下去,但是如何判定該IC已被ESD所損壞了呢?常見的有下述三種方法:
1. 絕對漏電流:
當IC被ESD測試後,其Input/Output腳的漏電電流超過1μA(或10μA).漏電電流會隨所加的偏壓大小增加而增加,在測漏電電流時所加的偏壓有人用5.5V(VDDX1.1),也有人用7V(VDDX1.4).
２.相對I-V漂移:
當IC被ESD測試後自Input/Ouput腳看進IC內部的I-V特性曲線漂移量在30% (20%或40%).
3. 功能觀測法:
先把功能正常且符合規格之IC的每一支腳依測試組合打上某一電壓準位的ESD測試電壓,再拿去測試其功能是否仍符合原來的規格.用不同的故障判定準則,對同一IC而言,可能會有差距頗大的ESD故障臨界電壓。因此ESD故障臨界電壓要在有註明其故障判定準則條件之下，才顯得有意義！
  IC製程特性有時會有小幅的(10%) 漂移,因此每顆IC之間的特性可能會有些微的不同,其ESD耐壓特性也可能會有差異.
要有意義的產品品質管制,
在一批相同的IC中,要隨機取樣一些IC做ESD耐壓測試,在每樣測試中所挑選的IC數目至少大於5顆.
在這些ESD耐壓測試的IC中,每一顆都可找出該顆IC的ESD failure threshold,可能每一顆之間的ESD failure threshold都不太相同,這時我們定義其中最低的ESD failure threshold為該批IC的ESD failure threshold.
當取樣的數目越多,該批IC的ESD failure threshold越精確.
由上所述,ESD測試從每一支腳的測試組合,每一顆 IC的測試方法,一直到整批IC ESD故障臨界電壓的判定,都給我們一個很重要的概念,ESD protection不是一支腳的 問題,而是整批IC的問題.
因此靜電放電防護要有效用， 就必須考慮到各種ESD情形下，靜電放電電流在IC內部流動的路徑。
  靜電放電防護電路(ESD protection circuits)是積體電路上專門用來做靜電放電防護之用,此靜電放電防護電路提供了ESD電流路徑,以免ESD放電時,靜電電流流入IC內部電路而造成損傷.
人體放電模式(HBM)與機器放電模式,(MM)之ESD來自外界,所以ESD防護電路都是做在銲墊PAD的旁邊.
在輸出PAD,其輸出級大尺寸的PMOS及NMOS元件本身便可當做ESD防謢元件來用,但是其佈局方式必須遵守Design Rules中有關ESD佈局方面的規定.
在輸入PAD,因CMOS積體電路的輸入PAD一般都是連接到MOS元件的閘極(gate),閘極氧化層是容易被ESD所打穿,因此在輸入墊的旁邊會做一組ESD防護電路來保護輸入級的元件.
在VDD pad與VSS pad的旁邊也要做ESD防護電路 ,因為VDD與VSS腳之間也可能遭受ESD的放電.
  ND模式的靜電放電在圖4.1-2中是藉由Input到VSS以及VDD與VSS之間的ESD防護電路來旁通ESD電流.
有些人抄到了Input到VSS之間的ESD防謢電路,卻忘了加上VDD與VSS之間的ESD防護電路,這時在ND模式ESD測試組合之下,積體電路的內部電路常常先被ESD放電電流所損壞,
但是在Input pad上的ESD防護電路確毫髮未傷,這種內部電路損傷無法自Input pad的I-V變化觀測得到.必須再經由IC功能測試分析才會發現.
隨著晶片的尺寸越做越大,環繞整個晶片的VDD與VSS電源線也越拉越長,寄生的電容電阻效應便會顯現出來,當IC的佈局造成電源線的雜散電容電阻效應如圖4.1-2所示時(Rss, Rdd, C),這些雜散電阻電容會延遲ESD電流經由VDD與VSS之間的ESD防護電路旁通而過.
這時,來不及渲洩的ESD電流便會藉著電源線的相連接而進入到IC內部電路中,IC的內部電路在佈局上一般都以最小尺寸來做,也不會考慮ESD的佈局方式,因此IC內部電路更易被此種ESD電流所損傷.
因此,會造成異常的ESD損傷現象,也就是在I/O pad上的ESD防護電路都好好的,但內部電路已死得很難看,這種內部損傷是無法從單一輸入腳或輸出腳的I-V變化看得出來的.
因此,當晶片尺寸(die size)較大時,Input pad的ESD防護電路就必須要如圖4.1-1所示,在Input pad與VDD之間也要提供ESD防護電路來直接旁通ESD電流,而不要只藉由VDD與VSS之間的ESD防護電路來間接放電.
  積體電路中加入ESD防護電路,該ESD防護電路要發揮防護效果,以避免積體電路內的元件被ESD所損傷.
當ESD電壓出現在I/O腳位上時,製作於該I/O Pad旁的ESD防護電路必須要能夠及早地導通來排放ESD放電電流.
因此,ESD防護電路內所使用的元件必須要具有較低的崩潰電壓(breakdown voltage) 或較快的導通速度.
在CMOS積體電路中,可用來做ESD防護的元件如下列所示:
(1)電阻 (Diffusion or poly resistor) ;
(2)二極體 (p-n junction) ;
(3)金氧半(MOS)元件 (NMOS or PMOS) ;
(4)厚氧化層元件 (Field-oxide device) ;
(5)寄生的雙載子元件 (Bipolar junction transistor) ;
(6)寄生的矽控整流器元件 (SCR device, p-n-p-n structure)
  雖然積體電路的ESD規格上都是標示電壓值,例如HBM ESD要2000V,
但在實際測試上ESD放電現象是接近電流源(current source)的性質,放電電流的大小在第二章已有敘述.
因此,一ESD防護元件在ESD stress之下,如果具有較低的工作電壓(operating voltage),則在該ESD防護元件上所產生的電能(power) 就會較小,也就是因靜電放電而產生的熱量就會較小.這些熱量就由該ESD防護元件來承受.
當靜電放電所產生的熱量大於該ESD防護元件所能承受的極限值,該ESD防護元件便會燒毀,如果要能承受更大的ESD放電電流,則必需增加該ESD防護元件的元件尺寸及佈局面積以提昇其承受能力.

chenchen

最近正在学习半导体器件的ESD测试,谢谢楼主的分享! 我把它考下来以后，换成简体的了,恩,阅读起来轻松多了!

sysop

繁体看着就一个字——累

zzhenhuan

看了一部分，繁体实在看的太累了